第3章习题答案
合集下载
相关主题
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
答：无关
题3.4.1串行加法器进位信号采用传递，而并行加法器的进位信号采用传递。
（A）超前，逐位（B）逐位，超前（C）逐位，逐位（D）超前，超前
答：B
题3.4.2一个有使能端的译码器作数据分配器时，将数据输入端信号连接在。
答：使能端
题3.4.3优先编码器输入为 （ 优先级别最高），输出为 、 、 （ 为高位）。当使能输入 时，输出 应为。
解：1)设输入信号A、B、C为421码，输出为F3F2F1。K=0时，输入信号A、B、C加1，K=1时，输入信号A、B、C减1，列出真值表如习题表3.2所示。
2）根据真值表列卡诺图，写出输出函数F3F2F1的逻辑表达式。
3）画出电路图，略。
习题3.3请设计一个5421BCD码中偶数个1检验
电路，并画出电路图。
结果是1→0→1，将会产生冒险。克服冒险的方法：
路径可选0101→0111→1111，但有时不好加以控制，
可选择加选通脉冲的方法解决。
习题3.8用VHDL设计8线-3线优先编码器。
解：VHDL实体有8个输入input(0)～input(7)代表输入信号0～7，3位由低位到高位排列的二进制信息输出。
进程语句中用的是if顺序语句，首先判断input（7）是否为低，若为低，执行接下来的语句，将结果送到输出，然后退出进程。否则继续判别下面的if语句，执行程序。
END IF；
END PROCESS；
ENDrtl;
习题3.93线-8线译码器74138及门电路组成的组合逻辑电路如题图3.10所示。其中，输入信号A7-A0为地址线。试写出译码器各位输出所实现的地址。
解：译码器的使能端有效时 ,
译码器译码。由题图3.10电路可知，译码器译码，
则地址线A3-A7的状态应为A6=A7= 0，A3=A4
0 0 0 1 1
0 0 1 0 0
0 0 1 0 1
0 0 1 1 0
0 0 1 1 1
0 1 0 0 0
0 1 0 0 1
1 0 0 0 0
1 0 0 0 1
1 0 0 1 0
1 0 0 1 1
1 0 1 0 0
1 0 1 0 1
解：从真值表入手分析此电路。写出真值表后，如习题表3.10所示，直接观察规律。可以看出从0到15共16个数字被转成了相应的以10、8、4、2、1为权值的5位BCD码，逻辑功能也可以说是加6校正电路。
否决权。
解：1）设置输入/输出变量
确定输入A、B、C和D为投票人，且A为班
主任。输出F为事件“通过”成立。投票人投同意
票为逻辑1，不同意为逻辑0。输出通过为逻辑1，
不通过为逻辑0。
2）列真值表和写逻辑表达式
在真值表中，列出输入变量A、B、C和D的
所有（全）组态，根据题意列出输出变量，如真值
表如习题表3.4所示。依据真值表写出逻辑表达式
（A）00→01→11→10 （B）00→01→10→11（C）00→10→11→01
答：B
题3.2.2清除竞争冒险的常用方法有（1）电路输出端加；（2）输入加；（3）增加。
答：电容，选通脉冲，冗余项。
题3.2.3门电路的延时时间是产生组合逻辑电路竞争与冒险的唯一原因。（ ）
答：×
题3.2.4根据毛刺产生的方向，组合逻辑的冒险可分为冒险和冒险。
END priorityencoder;
ARCHITECTURE rtl Of priorityencoder IS
BEGIN
PROCESS（input）
IF(input(7)='0') THEN
y<=''000'';
ELSIF (input(6)='0') THEN
y<='001';
ELSIF(input(5)='0') THEN
用VHDL语言描述优先编码器的程序如下。
LIBRARY IEEE;
USE IEEE.std_logic_1164.all;
ENTITY priorityencoder IS
PORT (input:IN STD_LOGIC_VECTURE(7 DOWNTO 0);
y:OUT STD_LOGIC_VECTURE (2 DOWNTO 0);
=A5= 1。若 ，则A2A1A0=000，即
A7A6A5A4A3A2A1A0=00111000=38H同理得 分
别为39H，3AH，3BH，3CH，3DH，3EH，3FH。
习题3.10 试分析题图3.12所示电路, 列出输入输出真值表,说明电路的逻辑功能。74283为4位超前进位全加器。
习题表3.10 真值表
答：110
题3.4.4用4位二进制比较器7485实现20位二进制数并行比较，需要片。
答：5
题3.4.5数据分配器的结构与相反，它是一种输入，输出的逻辑电路。从哪一路输出取决于。
答：数据选择器、1路、多路、地址控制端。
题3.4.6一个十六路数据选择器，其地址输入端有个。
答：4
题3.4.7采用4位比较器7485对两个四位二进制数进行比较时，先比较位。
思考题：
题3.1.1组合逻辑电路在结构上不存在输出到输入的，因此状态不影响状态。
答：反馈回路、输出、输入。
题3.1.2组合逻辑电路分析是根据给定的逻辑电路图，而确定。组合逻辑电路设计是根据给定组合电路的文字描述，设计最简单或者最合理的。
答：逻辑功能、逻辑电路。
题3.2.1一组合电路输入信号的变化顺序有以下三种情况，当时，将可能出现竞争冒险。
由逻辑函数表达式知，题图3.4所示电路有冒险。并且冒险可能在下列三种情况下发生：
（1）当A=0，B=1，D=1时， ，C有“0”冒险。
（2）当B=0，C=1，D=1时， ，A有“0”冒险。
（3）当A=0，B=0，C=1时， ，D有“0”冒险。
在输出的或门输入端增加一低选通脉冲的方法消除冒险。
习题3.6试分析题图3.6电路中，哪个信号改变状态时，存在竞争—冒险现象？在哪种取值的情况下，发生哪种冒险？如何克服？
解：1)设输入信号A、B、C、D为5421BCD
码，输出为F。列出真值表如习题表3.3所示。
2) 根据真值表列卡诺图，写出输出函数F的
逻辑表达式。
3）画出电路图如答题图3.3所示。
习题3.4请设计一表决电路。共有4人参加某学
生集体的三好生投票，多数人投赞成票可以通过，
其中班主任投否决票不通过，即班主任具有一票
答：1型、0型。
题3.2.5传统的判别方法可采用和法来判断组合电路是否存在冒险。
答：代数法、卡诺图。
题3.3.1进程行为之间执行顺序为，进程行为内部执行顺序为。
答：同时、依次。
题3.3.2行为描述的基本单元是，结构描述的基本单元是。
答：进程、调用元件语句。
题3.3.3结构体中的每条VHDL语句的执行顺序与排列顺序。
（A）最低（B）次高（C）次低（D）最高
答：D
题3.4.8使能端的作用是和。
答：克服竞争冒险、功能扩展。
题3.4.9在下列逻辑电路中，是组合逻辑电路的有___________。
（A）译码器（B）编码器（C）全加器（D）具有反馈性能的寄存器
答：A、B、C
题3.4.10 4线-10线译码器中输出状态只有F2=0，其余输出端均为1，则它的的输入状态应取。
解：写出题图3.6的输出逻辑函数表达式
当D=C=1，B=0时， 。由逻辑函
数表达式知，题图3.6所示电路有冒险。并且A
有“1”冒险。可在输出的与门增加一高选通脉
冲的方法消除冒险。
习题3.7如题图3.8所示的一组合逻辑函数，当输入信号ABCD从0101到1111变化时，即同时有2个信号变化，会产生逻辑冒险吗？如何克服？
答：浮栅，不丢失
题3.5.4FLASH编程单元向浮栅注入电子时，产生，释放电子时，产生。
（A）雪崩击穿，隧道效应（B）隧道效应，雪崩击穿（C）齐纳击穿，雪崩击穿
（D）电容效应，隧道效应（E）齐纳击穿，隧道效应
答：A
题3.5.5PROM实现的逻辑函数采用表达式来描述，PLA实现逻辑函数采用表达式来描述。
（A）0011（B）1000（C）0010（D）1001
答：C
题3.5.1（1）组合逻辑的PLD不仅基于与、或两级形式，而且基于查找表结构。（）
（2）FPGA存储单元是基于浮栅编程技术。（）
（3）FLASH存储器掉电之后信息丢失。（）
答：F, F, F
题3.5.2在题表3.1中，写出各种PLD器件的阵列编程特点：
1）由逻辑图得电路输出函数的表达式：
2）根据表达式列出真值表见习题表3.1所示。
3）由习题表3.1可知，此电路只有输入A、B、C的取值不同时F=1，否则F=0。因此，题图3.1所示电路为三变量非一致电路。
习题3.2请设计一个具有可控功能的3位二进制加1、减1转换电路，并画出电路图。K为控制信号，当K=0时加1，K=1时减1。
题表3.1 PLD器件特点
类型
阵
列
与
或
EPROM
PLA
PAL
GAL
答：
题表3.1PLD器件特点
类型
阵
列
与
或
EPROM
固定
可编程
PLA
可编程
可编程
PAL
可编程
固定
GAL
可编程
固定
题3.5.3利用浮栅技术制做的EPROM是靠________编程，当将外部提供的电源去掉之后，浮栅上的负电荷_________。
y<='010';
ELSIF (input(4)='0') THEN
y<='011';
ELSIF (input(3)='0') THEN
y<='100';
ELSIF (input(2)='0') THEN
y<='101';
ELSIF (input(1)='0')then
y<='110';
ELSE
y<='111';
X4X3X2X1
D10D8D4D2D1
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
0 0 0 0 0
0 0 0 0 1
0 0 0 1 0
解：当输入信号ABCD从0101到1111时变化，
AC同时由0变到1，两个状态输出都是1。但变化
时，AC很可能不是同时变化，有可能A先变，也
有可能C先变。如果C先变，则ABCD的路经为
0101→0111→1111，结果都是1，不会产生冒险。
如果A先变，则ABCD的路经为0101→1101→1111，
能化简为： 或 的形式，则说明当
变量A在1、0之间变化时可能引起电路竞争冒险。
第二种方法是分析电路输出函数的卡诺图。若在卡
诺图中出现两圈相切，而某一变量跨越相切处是在
0、1之间变换，则这一变量取值突变时可能引起
电路逻辑冒险。本例题将用逻辑表达式判断电路是否
有冒险并消除冒险。
由题图3.4知电路的输出函数为：
。
3）画出电路图如答题图3.4所示。
习题3.5试分析题图3.4电路中，当A、B、C、D其中一个信号改变状态时，是否存在竞争—冒险现象？如果存在竞争—冒险现象，会发生在其他变量为何种取值的情况下？是哪种冒险？如何克服？
解：判断电路是否存在冒险有两种方法，一是
分析输出逻辑函数表达式。若在一定条件下函数式
所以必须取反。
2）余3码源自文库8421BCD码实际上是减3，
设A为被加数，B取反，然后加输入进位位“1”。
但控制信号X为0时是减法，所以也必须取反。
3）将X取反控制异或门作为B=3或B的反码。连接电路如题图3.13所示。
习题3.12题图3.14电路是一片4位比较器7485、一片显示译码器7447、一片4位全加器74283构成的逻辑功能电路，试分析该电路的逻辑功能。
答：最小项与或，最简与或式
题3.5. 6PROM与阵列需要，PLA是根据需要产生，从而减小了阵列的规模。
（A）全译码，乘积项（B）编程，最小项（C）编程，最简与或式
（D）最简与或式，全译码（E）全译码，最小项
答：A
题3.5.7当今可编程集成电路技术，可以使FPGA的密度EPLD的密度。
（A）大于（B）等于（C）小于（D）小于等于
答：A
题3.5.8以FLASH为编程单元的EEPROM浮栅释放负电荷时，一片一片的释放的原因是。
（A）隧道效应（B）雪崩基础（C）漏极接电源（D）源极接电源
答：D
习题与自检题
习题3.1分析题图3.1所示组合逻辑电路功能。
解：组合逻辑电路的输出函数表达式可以直接写出，也可以先逐级写出各门电路的输出，
然后得到逻辑电路输出的函数表达式。
习题3.11请用74283实现一个可控余3码至
8421BCD码和8421BCD码至余3码转换电路。
当X=0时实现余3码至8421BCD码，X=1时
实现8421BCD码至余3码。
解：1）8421BCD码至余3码转换实际上
是加3，设A为被加数，B为3，X为控制信号。
输入进位位应接0，但控制信号X为1时是加法，
题3.4.1串行加法器进位信号采用传递，而并行加法器的进位信号采用传递。
（A）超前，逐位（B）逐位，超前（C）逐位，逐位（D）超前，超前
答：B
题3.4.2一个有使能端的译码器作数据分配器时，将数据输入端信号连接在。
答：使能端
题3.4.3优先编码器输入为 （ 优先级别最高），输出为 、 、 （ 为高位）。当使能输入 时，输出 应为。
解：1)设输入信号A、B、C为421码，输出为F3F2F1。K=0时，输入信号A、B、C加1，K=1时，输入信号A、B、C减1，列出真值表如习题表3.2所示。
2）根据真值表列卡诺图，写出输出函数F3F2F1的逻辑表达式。
3）画出电路图，略。
习题3.3请设计一个5421BCD码中偶数个1检验
电路，并画出电路图。
结果是1→0→1，将会产生冒险。克服冒险的方法：
路径可选0101→0111→1111，但有时不好加以控制，
可选择加选通脉冲的方法解决。
习题3.8用VHDL设计8线-3线优先编码器。
解：VHDL实体有8个输入input(0)～input(7)代表输入信号0～7，3位由低位到高位排列的二进制信息输出。
进程语句中用的是if顺序语句，首先判断input（7）是否为低，若为低，执行接下来的语句，将结果送到输出，然后退出进程。否则继续判别下面的if语句，执行程序。
END IF；
END PROCESS；
ENDrtl;
习题3.93线-8线译码器74138及门电路组成的组合逻辑电路如题图3.10所示。其中，输入信号A7-A0为地址线。试写出译码器各位输出所实现的地址。
解：译码器的使能端有效时 ,
译码器译码。由题图3.10电路可知，译码器译码，
则地址线A3-A7的状态应为A6=A7= 0，A3=A4
0 0 0 1 1
0 0 1 0 0
0 0 1 0 1
0 0 1 1 0
0 0 1 1 1
0 1 0 0 0
0 1 0 0 1
1 0 0 0 0
1 0 0 0 1
1 0 0 1 0
1 0 0 1 1
1 0 1 0 0
1 0 1 0 1
解：从真值表入手分析此电路。写出真值表后，如习题表3.10所示，直接观察规律。可以看出从0到15共16个数字被转成了相应的以10、8、4、2、1为权值的5位BCD码，逻辑功能也可以说是加6校正电路。
否决权。
解：1）设置输入/输出变量
确定输入A、B、C和D为投票人，且A为班
主任。输出F为事件“通过”成立。投票人投同意
票为逻辑1，不同意为逻辑0。输出通过为逻辑1，
不通过为逻辑0。
2）列真值表和写逻辑表达式
在真值表中，列出输入变量A、B、C和D的
所有（全）组态，根据题意列出输出变量，如真值
表如习题表3.4所示。依据真值表写出逻辑表达式
（A）00→01→11→10 （B）00→01→10→11（C）00→10→11→01
答：B
题3.2.2清除竞争冒险的常用方法有（1）电路输出端加；（2）输入加；（3）增加。
答：电容，选通脉冲，冗余项。
题3.2.3门电路的延时时间是产生组合逻辑电路竞争与冒险的唯一原因。（ ）
答：×
题3.2.4根据毛刺产生的方向，组合逻辑的冒险可分为冒险和冒险。
END priorityencoder;
ARCHITECTURE rtl Of priorityencoder IS
BEGIN
PROCESS（input）
IF(input(7)='0') THEN
y<=''000'';
ELSIF (input(6)='0') THEN
y<='001';
ELSIF(input(5)='0') THEN
用VHDL语言描述优先编码器的程序如下。
LIBRARY IEEE;
USE IEEE.std_logic_1164.all;
ENTITY priorityencoder IS
PORT (input:IN STD_LOGIC_VECTURE(7 DOWNTO 0);
y:OUT STD_LOGIC_VECTURE (2 DOWNTO 0);
=A5= 1。若 ，则A2A1A0=000，即
A7A6A5A4A3A2A1A0=00111000=38H同理得 分
别为39H，3AH，3BH，3CH，3DH，3EH，3FH。
习题3.10 试分析题图3.12所示电路, 列出输入输出真值表,说明电路的逻辑功能。74283为4位超前进位全加器。
习题表3.10 真值表
答：110
题3.4.4用4位二进制比较器7485实现20位二进制数并行比较，需要片。
答：5
题3.4.5数据分配器的结构与相反，它是一种输入，输出的逻辑电路。从哪一路输出取决于。
答：数据选择器、1路、多路、地址控制端。
题3.4.6一个十六路数据选择器，其地址输入端有个。
答：4
题3.4.7采用4位比较器7485对两个四位二进制数进行比较时，先比较位。
思考题：
题3.1.1组合逻辑电路在结构上不存在输出到输入的，因此状态不影响状态。
答：反馈回路、输出、输入。
题3.1.2组合逻辑电路分析是根据给定的逻辑电路图，而确定。组合逻辑电路设计是根据给定组合电路的文字描述，设计最简单或者最合理的。
答：逻辑功能、逻辑电路。
题3.2.1一组合电路输入信号的变化顺序有以下三种情况，当时，将可能出现竞争冒险。
由逻辑函数表达式知，题图3.4所示电路有冒险。并且冒险可能在下列三种情况下发生：
（1）当A=0，B=1，D=1时， ，C有“0”冒险。
（2）当B=0，C=1，D=1时， ，A有“0”冒险。
（3）当A=0，B=0，C=1时， ，D有“0”冒险。
在输出的或门输入端增加一低选通脉冲的方法消除冒险。
习题3.6试分析题图3.6电路中，哪个信号改变状态时，存在竞争—冒险现象？在哪种取值的情况下，发生哪种冒险？如何克服？
解：1)设输入信号A、B、C、D为5421BCD
码，输出为F。列出真值表如习题表3.3所示。
2) 根据真值表列卡诺图，写出输出函数F的
逻辑表达式。
3）画出电路图如答题图3.3所示。
习题3.4请设计一表决电路。共有4人参加某学
生集体的三好生投票，多数人投赞成票可以通过，
其中班主任投否决票不通过，即班主任具有一票
答：1型、0型。
题3.2.5传统的判别方法可采用和法来判断组合电路是否存在冒险。
答：代数法、卡诺图。
题3.3.1进程行为之间执行顺序为，进程行为内部执行顺序为。
答：同时、依次。
题3.3.2行为描述的基本单元是，结构描述的基本单元是。
答：进程、调用元件语句。
题3.3.3结构体中的每条VHDL语句的执行顺序与排列顺序。
（A）最低（B）次高（C）次低（D）最高
答：D
题3.4.8使能端的作用是和。
答：克服竞争冒险、功能扩展。
题3.4.9在下列逻辑电路中，是组合逻辑电路的有___________。
（A）译码器（B）编码器（C）全加器（D）具有反馈性能的寄存器
答：A、B、C
题3.4.10 4线-10线译码器中输出状态只有F2=0，其余输出端均为1，则它的的输入状态应取。
解：写出题图3.6的输出逻辑函数表达式
当D=C=1，B=0时， 。由逻辑函
数表达式知，题图3.6所示电路有冒险。并且A
有“1”冒险。可在输出的与门增加一高选通脉
冲的方法消除冒险。
习题3.7如题图3.8所示的一组合逻辑函数，当输入信号ABCD从0101到1111变化时，即同时有2个信号变化，会产生逻辑冒险吗？如何克服？
答：浮栅，不丢失
题3.5.4FLASH编程单元向浮栅注入电子时，产生，释放电子时，产生。
（A）雪崩击穿，隧道效应（B）隧道效应，雪崩击穿（C）齐纳击穿，雪崩击穿
（D）电容效应，隧道效应（E）齐纳击穿，隧道效应
答：A
题3.5.5PROM实现的逻辑函数采用表达式来描述，PLA实现逻辑函数采用表达式来描述。
（A）0011（B）1000（C）0010（D）1001
答：C
题3.5.1（1）组合逻辑的PLD不仅基于与、或两级形式，而且基于查找表结构。（）
（2）FPGA存储单元是基于浮栅编程技术。（）
（3）FLASH存储器掉电之后信息丢失。（）
答：F, F, F
题3.5.2在题表3.1中，写出各种PLD器件的阵列编程特点：
1）由逻辑图得电路输出函数的表达式：
2）根据表达式列出真值表见习题表3.1所示。
3）由习题表3.1可知，此电路只有输入A、B、C的取值不同时F=1，否则F=0。因此，题图3.1所示电路为三变量非一致电路。
习题3.2请设计一个具有可控功能的3位二进制加1、减1转换电路，并画出电路图。K为控制信号，当K=0时加1，K=1时减1。
题表3.1 PLD器件特点
类型
阵
列
与
或
EPROM
PLA
PAL
GAL
答：
题表3.1PLD器件特点
类型
阵
列
与
或
EPROM
固定
可编程
PLA
可编程
可编程
PAL
可编程
固定
GAL
可编程
固定
题3.5.3利用浮栅技术制做的EPROM是靠________编程，当将外部提供的电源去掉之后，浮栅上的负电荷_________。
y<='010';
ELSIF (input(4)='0') THEN
y<='011';
ELSIF (input(3)='0') THEN
y<='100';
ELSIF (input(2)='0') THEN
y<='101';
ELSIF (input(1)='0')then
y<='110';
ELSE
y<='111';
X4X3X2X1
D10D8D4D2D1
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
0 0 0 0 0
0 0 0 0 1
0 0 0 1 0
解：当输入信号ABCD从0101到1111时变化，
AC同时由0变到1，两个状态输出都是1。但变化
时，AC很可能不是同时变化，有可能A先变，也
有可能C先变。如果C先变，则ABCD的路经为
0101→0111→1111，结果都是1，不会产生冒险。
如果A先变，则ABCD的路经为0101→1101→1111，
能化简为： 或 的形式，则说明当
变量A在1、0之间变化时可能引起电路竞争冒险。
第二种方法是分析电路输出函数的卡诺图。若在卡
诺图中出现两圈相切，而某一变量跨越相切处是在
0、1之间变换，则这一变量取值突变时可能引起
电路逻辑冒险。本例题将用逻辑表达式判断电路是否
有冒险并消除冒险。
由题图3.4知电路的输出函数为：
。
3）画出电路图如答题图3.4所示。
习题3.5试分析题图3.4电路中，当A、B、C、D其中一个信号改变状态时，是否存在竞争—冒险现象？如果存在竞争—冒险现象，会发生在其他变量为何种取值的情况下？是哪种冒险？如何克服？
解：判断电路是否存在冒险有两种方法，一是
分析输出逻辑函数表达式。若在一定条件下函数式
所以必须取反。
2）余3码源自文库8421BCD码实际上是减3，
设A为被加数，B取反，然后加输入进位位“1”。
但控制信号X为0时是减法，所以也必须取反。
3）将X取反控制异或门作为B=3或B的反码。连接电路如题图3.13所示。
习题3.12题图3.14电路是一片4位比较器7485、一片显示译码器7447、一片4位全加器74283构成的逻辑功能电路，试分析该电路的逻辑功能。
答：最小项与或，最简与或式
题3.5. 6PROM与阵列需要，PLA是根据需要产生，从而减小了阵列的规模。
（A）全译码，乘积项（B）编程，最小项（C）编程，最简与或式
（D）最简与或式，全译码（E）全译码，最小项
答：A
题3.5.7当今可编程集成电路技术，可以使FPGA的密度EPLD的密度。
（A）大于（B）等于（C）小于（D）小于等于
答：A
题3.5.8以FLASH为编程单元的EEPROM浮栅释放负电荷时，一片一片的释放的原因是。
（A）隧道效应（B）雪崩基础（C）漏极接电源（D）源极接电源
答：D
习题与自检题
习题3.1分析题图3.1所示组合逻辑电路功能。
解：组合逻辑电路的输出函数表达式可以直接写出，也可以先逐级写出各门电路的输出，
然后得到逻辑电路输出的函数表达式。
习题3.11请用74283实现一个可控余3码至
8421BCD码和8421BCD码至余3码转换电路。
当X=0时实现余3码至8421BCD码，X=1时
实现8421BCD码至余3码。
解：1）8421BCD码至余3码转换实际上
是加3，设A为被加数，B为3，X为控制信号。
输入进位位应接0，但控制信号X为1时是加法，