同步时序电路设计举例
用“一对一”法设计同步时序电路
数字逻辑电路分析与设计课外实践项目报告题目：用“一对一”法设计同步时序电路组号：B-7组员：注：*为组长。
2015年1月报告目录一、实验方案二、实验原理三、完成过程四、设计心得与体会五、工作分配一、实验方案电路用发光二极管分别显示输出状态Z，以及工作状态S1、S2、S3、S4。
灯亮表示输出为高电平，灯暗表示输出为低电平。
具体操作流程如下：1）打开电源开关，使电路处于工作状态，此时默认处于S1状态。
2) S1状态下由逻辑电平开关输入00信号时保持S1状态不变，输入为01时转变为S4，输入10时状态转变为S23）S2状态下由逻辑电平开关输入00,10信号时都保持S2状态不变，输入为01时状态转变为S34）S3状态下由逻辑电平开关输入00时状态转换为S1，输入为01,10时状态保持S3不变5）S4状态下由逻辑电平开关输入00，01时保持S4状态不变，输入为10时转为S3状态6）CLR为复位脉冲开关，若按下CLR开关，则复位到S1状态。
二、实验原理（1）、电子线路图（2）、芯片使用介绍：▲ 74LS00 四2输入与非门▲ 74LS10 三3输入与非门▲ 74LS04 六反相器▲ 74LS175 四D触发器A B Y0 0 10 1 11 0 1 1 1 0A B C Y X X 0 1 X 0 X 10 X X 11 1 1 0A Y0 11 074LS175 四上升沿D触发器的引脚图和真值表（3）、逻辑原理A．状态转换电路状态图和状态表S 1/0 S4/1S2/1 S3/1000000 0110100101001010012.触发器状态的直接分配在这个电路中有S1、S2、S3、S4共4个状态。
规定分别与4个触发器Ⅰ、Ⅱ、Ⅲ和Ⅳ的Q1、Q2、Q3、Q4端直接对应。
在74175中每个触发器端，以Q端表示触发器的状态，即0和1两个状态。
为便于用开机复位的方式启动电路，触发器Ⅰ的有效状态是0状态：触发器Ⅱ、Ⅲ和Ⅳ的有效状态是1状态。
实验四集成触发器和用SSI的设计同步时序电路-PPT文档资料
74LS74
2片
74LS00
1片
微动开关 4只
1台
74LS112 2片 74LS04 1片
器件引脚图
74LS112 双下降沿JK 触发器
1CP 1 1K 2 1J 3 1SD 4 1Q 5 1Q 6 2Q 7 GND 8
16 VCC 15 1RD 14 2RD
74LS112 13 2CP
12 2K 11 2J 10 2SD 9 2Q
实验四 集成触发器和用SSI设计同步时序电路
一、实验目的
1.掌握触发器的原理、作用及调试方法； 2.学习简单时序逻辑电路的设计和调试方法。
二、预习要求
根据实验内容，设计出电路，并画出逻辑图，标出管脚。
三、实验原理
1.触发器
SD
S
J
1J
Q
CP
C1
K
1K
Q
RD
R
边沿JK触发器
Qn1JQnKQn
CP下降沿时刻有效
74LS74 双上升沿D 触发器
1RD 1 1D 2 1CP 3 1SD 4 1Q 5 1Q 6 GND 7
74LS74
14 VCC 13 2RD 12 2D 11 2CP 10 2SD 9 2Q 8 2Q
74LS04 六反相器
1A 1 1Y 2 2A 3 2Y 4 3A 5 3Y能测试。
按下表要求观察和记录Q与Q 的状态
表1
SD RD J K CP
Qn+1
Qn=0
Qn=1
1
1
1100 1101 21 1 1 0
31 1 1 1
2. 3人智力抢答电路
QA Q A
QB QB
时序逻辑电路例题分析
Q0 Q1 Q2 Q3
Q4 Q5 Q6 Q37
CP1
CP CP0
74LS90(个位 ) S9A S9B R0A R0B
CP1 74LS90(十位 ) CP0 S9AS9B R0AR0B
5-1 第五章 时序逻辑电路设计例题
(1) 根据任务要求，确定状态图
001
011
010
QA、QB、QC分别表示三个绕组A、
/0
/0
(a) 有效循环
/0 010 101
/1
(b) 无效循环
6.时序图
CP
Q 0
Q1 Q2
Y
7.电路功能
有效循环的6个状态，称为六进制同步计数器。当对第6个脉
冲计数时，计数器又重新从000开始计数，并产生输出Y＝1。
8.自启动问题
如果无效状态构成循环，则一旦受到干扰，使得电路进入无效 状态，则电路就没有可能再回到有效状态，即不能在正常工作， 必须重起系统才能正常工作，此类电路不能自启动。
4.画出逻辑图：
J0 = Q1n K0 = 1
J1 = Q0n K1 = 1
Z = Q1nQ0n
FF0
1J
Q
FF1
1J
Q& Z
C1
C1
1 1K
1 1K
Q
Q
CP
5.检测自启动： 11 00
此电路能够自启动
例3 设计一个串行数据检测电路，当连续输入3个或3个以上1时， 电路的输出为1，其它情况下输出为0。例如： 输入X 101100111011110 输出Y 000000001000110
QA JA QAKA
计数脉冲CP
(7) 检验该计数电路能否自动启动。
数电第六章时序逻辑电路
• 根据简化的状态转换图，对状态进行编码，画出编码形式 的状态图或状态表
• 选择触发器的类型和个数 • 求电路的输出方程及各触发器的驱动方程 • 画逻辑电路图，并检查电路的自启动能力 EWB
典型时序逻辑集成电路
• 寄存器和移位寄存器 – 寄存器 – 移位寄存器 –集成移位寄存器及其应用 • 计数器 – 计数器的定义和分类 – 常用集成计数器 • 74LVC161 • 74HC/HCT390 • 74HC/HCT4017 – 应用 • 计数器的级联 • 组成任意进制计数器 • 组成分频器 • 组成序列信号发生器和脉冲分配器
– 各触发器的特性方程组：Q n1 J Q n KQ n CP
2. 将驱动方程组代入相应触发器的特性方程,求出各触发器 的次态方程,即时序电路的状态方程组
n n FF0：Q0 1 Q 0 CP n n n FF1：Q1 1 A Q0 Q1 CP
同步时序逻辑电路分析举例(例6.2.2C)
分析时序逻辑电路的一般步骤
• 根据给定的时序电路图写方程式 – 各触发器的时钟信号CP的逻辑表达式(同步、异步之分) – 时序电路的输出方程组 – 各触发器的驱动（激励）方程组 • 将驱动方程组代入相应触发器的特性方程,求出各触发器 的次态方程,即时序电路的状态方程组 • 根据状态方程组和输出方程组,列出该时序电路的状态 表,画状态图或时序图 • 判断、总结该时序电路的逻辑功能
• 电路中存在反馈
驱动方程、激励方程: E F2 ( I , Q )
状态方程 : Q n1 F3 ( E , Q n ) • 电路状态由当前输入信号和前一时刻的状态共同决定
• 分为同步时序电路和异步时序电路两大类
什么是组合逻辑电路?
数电课程设计 - JK同步时序逻辑电路
贵州大学明德学院课程设计报告课程名称：同步时序电路设计系部：机械与电气工程系专业班级：电信081班小组成员：宋亚雄、彭涛、毛晓龙指导教师：吴锐老师完成时间：2010年1月9日目录一、设计要求 (3)二、设计的作用、目的 (3)三、设计的具体实现 (4)1、系统概述 (4)2、电路分析与设计 (7)⑴与门逻辑电路 (7)⑵异或门逻辑电路 (8)⑶下降沿JK触发器 (8)⑷电路分析 (10)⑸发展及应用 (11)四、心得体会及建议 (12)五、附录 (14)六、参考文献 (15)同步时序电路课程设计报告一、设计要求课程设计的基本任务，是着重提高动手能力及在字集成电路应用方面的实践技能，培养综合运用理论知识解决实际问题的能力。
各组人员可分别通过设计图纸，上网查找资料以及撰写报告这几个过程来锻炼逻辑思维能力及实际动手能力。
从实际操作中学习知识，思考存在的问题以及解决问题。
提交的文件包括：1、一份用WORD完成的课程设计报告，要求打印，格式见后面的附件，2、设计图纸（A2图纸）手绘或使用相关绘图软件皆可。
设计图的元器件要求全部用与、或、非门实现并用虚线框表明模块名称。
题目如下：用JK触发器设计一同步时序电路，其状态表如下：表1.1二、设计的作用、目的随着时代的发展,电子技术的日新月异，数字系统越来越广泛地运用于各个领域，而时序电路逻辑的正确性及稳定性是数字系统成败的关键。
我们作为电子信息工程工程专业的学生，就应该抓住时代的脉搏，在自己的专业课程上下功夫，在理论知识丰富的情况下，更要加强动手能力，努力提高我们自身的综合素质。
我们本次设计应该要达到以下几点：⑴通过本次课程设计，巩固所学知识，掌握同步时序电路的组成，分析。
⑵掌握各类型触发器的特性方程，以及相互之间的转换。
⑶熟练分析时序电路，能写出已知电路的时钟方程，激励方程，输出方程，特性方程，能够列出真值表，画出状态图、时序图。
三、设计的具体实现1、系统概述同步时序电路的设计是电路分析的逆过程，即是由逻辑问题的描述，产生实现逻辑功能的电路，其主要设计步骤如下：第一步：根据问题的逻辑要求，建立原始流程表。
时序电路设计举例
1.智能机器人能够识别并绕开障碍物，在充斥着障碍物的环境里自由行走。
它的前端有一个接触传感器，当遇到障碍物时传感信号X=1，否则传感信号X=0。
它有两个控制信号Z1和Z0控制脚轮行走，Z1=1时控制机器人左转，Z0=1时控制机器人右转，Z1Z0=00时控制机器人直行。
机器人遇到障碍物时的转向规则是：若上一次是左转，则这一次右转，直到未探测到障碍物时直行；若上一次是右转， 则这一次左转，直到未探测到障碍物时直行。
试用D 触发器设计一个机器人控制器， 控制机器人的行走方式。
2.用JK要求电路能够自启动。
3.设计一个序列检测器,(或三个以上)1时,序列检测器输出为1,否则输出0.4.用D 触发器设计一个三位串行奇偶校验电路，当电路串行接收了三位二进制数，如果1的个数是偶数，在收到第三位数时，电路输出为1；其余情况下均为0。
每三位二进制数为一组，在收到第三位数码后，电路返回初始状态，准备接收下一组数5.用JK 触发器和门电路设计一个四位二进制数串行加法器，以实现最低位在前的两个串行二进制整数相加，输出为最低位在前的两数之和，其进位将寄存在串行加法器中，以便在下个cp 脉冲到来时与高一位的被加数及加数相加。
6.用隐含表化简法化简表1所示的原始状态表。
并设计电路。
表17.对表2所示的最简状态表，提出一种合适的的状态分配方案， 列出其编码状态表，并设计电路。
表28.求出下表所示的激励函数和输出函数表达式，并画出电路。
分别用D触发器J-K9. “1111”序列检测器。
当连续输入四个或四个以上的1时，电路输出为1；其它情况下电路输出为0。
设计电路。
10.某序列检测器有一个输入X和一个输出Z，当收到的输入序列为“101”或“0110”时，在上述序列的最后一位到来时，输出Z=1，其它情况下Z=0，允许输入序列码重叠。
试列出其原始状态表，并设计电路。
11．用d触发器设计模8计数器12．用d触发器设计模10计数器，要求能自启动。
同步时序逻辑电路的设计
D3 D2 D1 D0 =Q3n+1Q2n+1Q1n+1Q0n+1
由状态图可以看出，这是一个循环移位计数器。在计数时循
Q0 Q1, Q1 Q2 , Q2 Q3 , Q3 Q0
这种计数器的循环长度l=2n，其中n为位数，这里n=4，l=8
由状态图还可看出，图左半部8个状态形成闭环，称为 “有效序列”，右半部8个状态称为“无效序列”。如果该 时序电路在某种偶然因素作用下，使电路处于“无效序列” 中的某一状态，则它可以在时钟脉冲 CP的作用下，经过若 干个节拍后，自动进入有效序列。因此，该计数器称为具
01 0 10 0 00 1
10 1 00 1 01 0
01
状态图
1/0 0/0
6
画时序波形图。
根据状态表或状态图， 可画出在CP脉冲作用下电路的时序图。
00
0/0 1/0 1/1 0/1 10 1/0 0/0 01
CP X Q0 Q1 Z
7
（4）逻辑功能分析：
该电路一共有3个状态00、01、10。
有自恢复功能的扭环移位计数器。
2 同步时序逻辑电路的设计
同步时序逻辑电路的设计是指根据特定的逻辑要求，设计 出能实现其逻辑功能的时序逻辑电路。显然， 设计是分析的逆 过程，即：
分析
逻辑电路
设计
逻辑功能
同步时序逻辑电路设计追求的目标是，使用尽可能少的 触发器和逻辑门实现预定的逻辑要求！
设计的一般步骤如下：
构造Moore型原始状态图如下：
1
相应的原始状态表如下表所示。
例 设计一个用于引爆控制的同步时序电路，该电路有一 个输入端x和一个输出端Z。平时输入x始终为0，一旦需要引爆， 则从 x 连续输入4个1信号(不被0间断)，电路收到第四个1后在 输出端Z产生一个1信号点火引爆，该电路连同引爆装置一起被 炸毁。试建立该电路的Mealy型状态图和状态表。
同步时序电路和异步时序电路
同步时序电路和异步时序电路触发器是构成时序逻辑电路的基本元件，根据电路中各级触发器时钟端的连接方式，可以将时序逻辑电路分为同步时序电路和异步时序电路。
在同步时序电路中，各触发器的时钟端全部连接到同一个时钟源上，统一受系统时钟的控制，因此各级触发器的状态变化是同时的。
在异步时序逻辑电路中，各触发器的时钟信号是分散连接的，因此触发器的状态变化不是同时进行的。
8.2.1 同步时序电路设计1．同步时序电路原理说明从构成方式上讲，同步时序电路所有操作都是在同一时钟严格的控制下步调一致地完成的。
从电路行为上讲，同步电路的时序电路共用同一个时钟，而所有的状态变化都是在时钟的上升沿（或下降沿）完成的。
例如，基本的D触发器就是同步电路，当时钟上升沿到来时，寄存器把D 端的电平传到Q输出端；在上升沿没有到来时，即使D端数据发生变化，也不会立即将变化后的数据传到输出端Q，需要等到下一个时钟上升沿。
换句话说，同步时序电路中只有一个时钟信号。
2．同步电路的Verilog HDL描述同步逻辑是时钟之间存在固定因果关系的逻辑，所有时序逻辑都在同源时钟的控制下运行。
注意，在Verilog HDL实现时并不要求同一时钟，而是同源时钟。
所谓的同源时钟是指同一个时钟源衍生频率比值为2的幂次方，且初相位相同的时钟。
例如，clk信号和其同初相的2分频时钟、4分频就是同源时钟。
（1）典型的同步描述在Verilog HDL设计中，同步时序电路要求在程序中所有always块的posedge/negedge关键字后，只能出现同一个信号名称（包括同源的信号），并且只能使用一个信号跳变沿。
下面给出一个同步时序电路的描述实例。
【例8-9】通过Verilog HDL给出一个同步的与门。
上述程序比较简单，这里就不给出其仿真结果。
（2）同步复位的描述同步复位，顾名思义，就是指复位信号只有在时钟上升沿为有效电平时，才能达到复位的效果。
否则，无法完成对系统的复位工作。
同步时序电路的设计步骤
同步时序电路的设计步骤同步时序电路的设计步骤同步时序电路的分析是根据给定的时序逻辑电路，求出能反映该电路功能的状态图。
状态图清楚地表明了电路在不同的输入、输出原状态时，在时钟作用下次态状态的变化情况。
同步时序电路的设计的设计是分析的反过程，其是根据给定的状态图或通过对设计要求的分析得到的状态图，设计出同步时序电路的过程。
这里主要讨论给定状态图的情况下的同步时序电路的设计，对于具体的要求得到状态图的过程一般是一个较复杂的问题，这是暂不讲。
根据已知状态图设计同步时序电路的过程一般分为以下几步：1.确定触发器的个数。
首先根据状态的个数来确定所需要触发器的个数，如给定的状态个数为n，由应满足n≤2K,K为实现这来状态所需要的触发器的个数。
（实际使用时可能给定的状态中存在冗余项，这时一般还须对状态进行化简。
）2.列出状态转移真值表。
根据状态列出状态转移真值表，也称状态表、状态转移表。
3.触发器选型。
选择合适的触发器，通常可选的触发器有：JK-FF,D-FF,T-FF,一般使用较广的为JK-FF。
根据状态图和给出的触发器的型号写出其输入方程，通常在写输入方程时须对其进行化简，以使电路更简单。
4.求出输出方程。
根据状态表，求出输出逻辑函数Z的输出方程，还过有些电路没有独立的输出，这一步就省了。
5.画出逻辑图。
根据输入方程、输出方程画出逻辑电路图。
6.讨论设计的电路能否自启动。
在设计的电路中可能出现一些无关的状态，这些状态能否经过若干个时钟脉冲后进行有效的状态。
同步时序电路设计举例例按下图状态图设计同步时序电路。
1.根据状态数确定触发器的数目：由状态图可以看出，其每个状态由两个状态，故可用两个触发器。
其变量可用Q1,Q表示；2.根据状态图列出状态表：状态表的自变量为输入变量x和触发器当前状态Q1n,Qn，而应变量为触发器的次态Q1n+1Qn+1、及输出z，列表时将自变量的所有组合全部列出来，其中当Q1n Qn=01的状态为不出现，其输出可看作任意项处理。
同步时序逻辑电路的设计
同步时序逻辑电路的设计同步时序逻辑电路是一种电路设计技术，它通过使用锁存器和触发器等特定的时钟信号来确保电路的操作在特定的时间序列内发生。
在本文中，我们将讨论同步时序逻辑电路的设计原理和流程，并通过一个实际的案例来说明如何设计一个同步时序逻辑电路。
同步时序逻辑电路的设计原理主要基于时钟信号的使用。
时钟信号是一个周期性的脉冲信号，它指示了电路中各个操作的发生时机。
同步时序逻辑电路中的数据操作只能在时钟信号的上升沿或下降沿发生，这样可以确保数据的稳定性和一致性。
1.确定需求和功能：首先，需要明确电路的需求和功能。
这包括输入输出信号的数量和特性，以及电路要实现的逻辑功能。
2.确定时钟信号：根据电路的需求和功能，确定时钟信号的频率和周期。
时钟信号的频率决定了电路操作的速度，周期决定了电路操作的时间序列。
3.确定触发器和锁存器：根据电路的需求和功能，选择适合的触发器和锁存器来实现电路的时序控制。
触发器和锁存器是存储元件，可以存储和传输电路中的数据。
4.确定逻辑门和电路结构：根据电路的需求和功能，选择适合的逻辑门来实现电路的逻辑功能。
逻辑门是将输入信号进行逻辑运算的元件，常见的逻辑门有与门、或门和非门等。
5.进行逻辑设计：根据电路的需求和功能，进行逻辑设计。
逻辑设计包括将输入信号经过逻辑门的运算得到输出信号的表达式，以及设计触发器和锁存器的实现电路。
6.进行位宽设计：根据电路的需求和功能，确定各个信号的位宽。
位宽是指信号在逻辑门和触发器中占据的位数，它决定了电路的运算和存储的精度和范围。
7.进行时序设计：根据电路的需求和功能，进行时序设计。
时序设计包括确定电路的时钟信号的频率和周期，以及电路操作在时钟信号的上升沿或下降沿发生。
8.进行电路调试：将设计好的电路进行实现和调试。
可以使用常见的电路设计软件进行仿真和验证，以确保电路的正确性和可靠性。
以上就是同步时序逻辑电路的设计原理和流程。
下面我们将通过一个实际的案例来说明如何设计一个同步时序逻辑电路。
第7章 时序逻辑电路
第7章时序逻辑电路一、学习目的时序逻辑电路是数字电子电路的另一个主要分支。
通过本章的学习要掌握时序逻辑电路的工作特点，掌握时序逻辑电路的分析方法和设计方法，掌握各种类型的计数器的基本原理和使用方法。
二、内容概要本章在介绍了时序逻辑电路的分析方法及异步计数器、同步计数器、寄存器与移位寄存器的基本工作原理后，着重介绍了有关中规模集成电路的逻辑功能、使用方法和应用。
还介绍了时序逻辑电路的设计方法。
三、学习指导本章重点：时序逻辑电路分析和设计方法，同步计数器和异步计数器的应用，寄存器的工作原理和分析方法。
本章难点：同步计数器和异步计数器的设计。
方法提示: 对时序逻辑电路的分析设计方法要认真掌握，它是数字电路设计的一个基本功。
在计数器设计和分析时要把计数器看成是“状态转换器”，对计数器的理解要跳出“计数”的限制，把它看成是多种状态的相互转换关系。
7.1 概述教学要求理解时序逻辑电路的概念理解时序逻辑电路的工作特点7.2 时序逻辑电路的分析方法教学要求理解同步时序逻辑电路的分析方法了解异步时序逻辑电路的分析方法掌握状态方程、驱动方程、输出方程的概念和用法掌握状态转换图、状态转换真值表和时序图的用法时序逻辑电路的分析：根据给定的电路，写出它的方程、列出状态转换真值表、画出状态转换图和时序图，而后得出它的功能。
一、同步时序逻辑电路的分析方法同步时序逻辑电路的主要特点：在同步时序逻辑电路中，由于所有触发器都由同一个时钟脉冲信号CP来触发，它只控制触发器的翻转时刻，而对触发器翻转到何种状态并无影响，所以，在分析同步时序逻辑电路时，可以不考虑时钟条件。
1、基本分析步骤写方程式：输出方程：时序逻辑电路的输出逻辑表达式，它通常为现态和输入信号的函数。
驱动方程：各触发器输入端的逻辑表达式。
状态方程：将驱动方程代入相应触发器的特性方程中，便得到该触发器的状态方程。
列状态转换真值表：将电路现态的各种取值代入状态方程和输出方程中进行计算，求出相应的次态和输出，从而列出状态转换真值表。
数字电子技术教案之二十
7.5 同步时序逻辑电路的设计用SSI触发器16进制以内7.5.1 同步时序逻辑电路的设计方法设计关键：设计步骤：1．根据设计要求，设定状态，画出状态转换图。
2．状态化简3．状态分配，列出状态转换编码表4．选择触发器的类型，求出状态方程、驱动方程、输出方程5．根据驱动方程和输出方程画逻辑图。
6．检查电路有无自启动能力7.5.2 同步时序逻辑电路的设计举例[例7.5.1] 试设计一个同步七进制加法计数器。
按设计步骤进行[例7.5.2] 设计一个脉冲序列为10100的序列脉冲发生器。
按设计步骤进行思考：若设计异步时序电路，与同步时序电路应有何不同？.5 同步时序逻辑电路的设计设计：根据给定逻辑功能的要求，设计出能满足要求的同步时序逻辑电路。
和分析正好相反，因此先回忆同步时序电路的分析，已经学习过的知识点就可以略讲，而强调与分析过程中不同的新知识。
用SSI触发器（用MSI器件实现的方法已经讲过了）16进制以内（更大容量的计数器采用级联法实现）7.5.1 同步时序逻辑电路的设计方法设计关键：根据设计要求→确定状态转换的规律→求出各触发器的驱动方程。
设计步骤：（先简单介绍，通过以下的举例后，再进行总结，特别再点出设计关键）1．根据设计要求，设定状态，画出状态转换图。
2．状态化简前提：保证满足逻辑功能要求。
方法：将等价状态（多余的重复状态）合并为一个状态。
3．状态分配，列出状态转换编码表通常采用自然二进制数进行编码。
N为电路的状态数。
每个触发器表示一位二进制数，因此，触发器的数目n可按下式确定（7.5.1）4．画状态转换卡诺图，求出状态方程、输出方程选择触发器的类型（一般可选JKF/F或DF/F，由于JK触发器使用比较灵活，因此，在设计中多选用JK触发器。
）将状态方程和触发器的特性方程进行比较→驱动方程。
5．根据驱动方程和输出方程画逻辑图。
6．检查电路有无自启动能力。
如设计的电路存在无效状态时，应检查电路进入无效状态后，能否在时钟脉冲作用下自动返回有效状态工作。
第十五~十六次课 同步时序电路设计讲解
最大相容类：不包含在其它相容类中的相容类。
相容的条件： （1）输出完全相同，或者其中的一个(或2个)输出为任意值
（2）次态满足下列条件之一： • 次态相同 • 次态交错 • 次态循环 • 其中的一个或二个为任意状态 • 次态对相容
不完全确定状态表的化简过程分为：作隐含表寻找相容 对，作状态合并图找最大相容类，作最小化状态表3个步骤。
状态化简的根本任务就是从原始状态表中找出最大等效类集 合。其关键是要找出原始状态表中所有等效状态对。
S i和S j等效的条件 （1）其输出完全相同； （2）其次态满足下列条件之一： 次态相同 次态交错：即在某种输入取值下，Si的次态为Sj，ห้องสมุดไป่ตู้Sj的 次态为Si。 次态循环：即次态之间的关系构成闭环。如：
CF
X
X
BE
X
√
X
解：1）作隐含表。 2）顺序比较，寻找等效状态对。
比较结果有状态对等效、不等效、不能确定三种。等效 时在相应方格填“∨” ；不等效时在相应方格填“╳”， 不能确定时，将次态对填入相应方格
√
√√ √
AB → CF √ AE → BE → AE (次态循环)
CF √
BE → AE √
状态合并图：将不完全确定状态表的状态以“点”的形式均 匀地绘在圆周上，然后把所有相容对都用线段连接起来而得 到的图。因此，所有点之间都有连线的多边形就构成一个最 大相容类。
不完全确定状态表的化简就是寻找一个最小闭覆盖。 最小闭覆盖：同时具备最小、闭合、覆盖三个条件的相容 类（包括最大相容类）集合。 最小性：所选相容类集合中相容类个数应最少。 闭合性：所选相容类集合中的任一相容类，在原始状态表 中任意输入条件下产生的次态应该属于该集合中的某一个 相容类。 覆盖性：所选相容类集合应包含原始状态表的全部状态。
同步时序电路
Q2n1
Q1n1 逻辑功能： 电路实现 3 分频。
（3）当 X1X2=“11”；初始状态为“00”时：
J1 Q2n K1 J1 X 1 Q2n Q1n1 Q2nQ1n Q2nQ1n Q2n J 2 Q1n K2 Q1n X1 Q1n Q2n1 Q1nQ2n Q1nQ2n Q1n
关联比较后的隐含表
YX 0
1
1 8/0 4/1
2 3/0 1/0
4 1/1 8/0
6 1/1 3/0
7 4/0 6/1
简化状态表
B× C × AE
A、E B、C
D
AB CD
×
×
E BC ×
CD
× AC BE
AB C D
关联比较后的隐含表
（c）
A B
X Y
A
B
D
00 01 B/0 B/0 A/0 B/0 B/0 D/0
101 010
110
逻辑功能：可自启动的同步五进制加法计数器。
5.4、画出图 5—86 所示时序电路的状态图和时序图，起始状态为 Y3Y2Y1Y0=0001。
Y3
Y2
Y1
Y0
Y3Y2Y1Y0 0001
1000
JQ 3
KQ
JQ 2
KQ
JQ 1
KQ
JQ 0
KQ
0010
0100
CP 图 5—86
逻辑功能：移位寄存器型四进制计数器。
Q1n1 Q1n
Z Q4nQ3nQ2nQ1n
时序图：
状态图： Q4nQ3nQ2nQ1n
/0
/0 1010
1011
CP Q4n1
/0 1001
1000 /0
同步时序逻辑电路的分析
实验八同步时序逻辑电路的分析一、实验目的⑴熟悉同步时序逻辑电路的一般分析、设计方法⑵熟悉移位寄存器和同步计数器的逻辑功能二、实验预习复习触发器的功能、特点和应用三、实验器材⑴直流稳压电源、数字逻辑实验箱⑵ 74LS00、74LS08、74LS10、74LS86、74LS74、74LS76四、实验内容和步骤1．移位寄存器型计数器⑵将集成D型触发器74LS74按图8-2接线。
电路的脉冲输入端CP接单脉冲，四个输出端Q4、Q3、Q2、Q1分别接发光二极管。
用触发器的异步清除端CLR将触发器初始状态复位为“0000”，Q4Q3Q2Q1＝0000。
（同样，可以用各触发器的预置端将触发器的初始状态置为某个状态。
）逐次按动单脉冲按钮，观察在CP脉冲作用下，计数器输出端的变化状态，将结果填入自制的表中。
分析电路输出端状态变化的规律，画出状态转换图，并说明电路的功能。
实验结果:五、思考题总结同步时序逻辑电路的一般分析方法。
(1) 根据逻辑电路写出各个触发器的驱动方程，即写出每个触发器输入端的逻辑函数表达式。
(2) 根据所给触发器，将得到的驱动方程代入触发器特性方程，得到时钟脉冲作用下的状态方程。
(3) 从逻辑电路中写出输出端的逻辑函数表达式。
(4) 将任何一组输入变量的取值及电路的初始状态，代入状态转移方程中和输出函数表达式中，得到时钟信号作用下的存储电路的次态逻辑值；再以得到的次态逻辑值为初始状态，和此时的输入变量的取值，再次代入状态转移方程中和输出函数表达式中，又得到新的次态逻辑值以及电路的输出值,如此循环代入逻辑值，直到所有输入变量的取值和所有逻辑状态值全部代入。
将存储电路的状态转换以及电路的输出用表格的形式来描述它们之间的关系，称为状态转移表。
将存储电路状态之间的转换关系用图形的方式来描述，就是状态转换图。
(5) 检查状态转换图(状态转移表)，如果在时钟信号和输入信号的作用下，各个状态之间能够建立联系，则说明该时序逻辑电路能够自启动，否则不能自启动。
同步时序逻辑设计
S3 LA=R; LB=Y;
/ S1 ! LA=Y ；
S2
10
红灯 1 0
S3
11
红灯1 0
绿灯0 0 黄灯0 1
S2 LA=R ；
状态编码
状态状态编码（S1：0）
S0
00
S1 0 1
S2 1 0
S3 1 1
输出编码
输出 输出编码（L1：0）
绿色
00
黄色
01
红色
10
保留
11
第四步:针对每个状态指出的输出写出输出逻辑表，并 生成“输出“的布尔表达式
输出逻辑表达式； •最后，根据下一状态逻辑和输出逻辑画出电路图
（如交通控制器）非常实用。
-下面将给大家展示:
工程系学生徘徊在实验室 和宿舍之间的学院路上，忙于 阅读他们最爱的关于有限状态 机的笔记而并不注意路上的情 况。运动员们在运动场地和食 堂之间的冒险街上推操，来回 传球，同样并没有在意周围的 情况。因此，在两条道路交叉 位置发生了极其严重的事故。
小明同学决定设计一个交 J通控制器解决此问题。
X
1
S2 1 0
X
0
S3 1 1
X
X
S0 0 0
状态编码
状态编码（S1：0
状态
）
1
四步：用二进制编码更新状态转换表，并生成 “下一状态"的布尔表达式
当前状态 Si
状态转移表
输入
下一状态
"下一状态”布尔表达式
S： = S[S°+ S^SQTB + S1S0
丁B
SQ = S1 S°丁人 + S i SO TB
S\ = S] e So
同步时序电路设计举例共50页文档
25、学习是劳动，是充满思想的劳动。——乌申斯基
谢谢！
同步时序电路设计举例
56、死去何所道，托体同山阿。 57、春秋多佳日，登高赋新诗。 58、种豆南山下，草盛豆苗稀。晨兴 理荒秽 ，带月 荷锄归 。道狭 草木长 ，夕露 沾我衣 。衣沾 不足惜 ，但使 愿无违 。 59、相见无杂言，但道桑麻长。 60、迢迢新秋夕，亭亭月将圆。
ቤተ መጻሕፍቲ ባይዱ
21、要知道对好事的称颂过于夸大，也会招来人们的反感轻蔑和嫉妒。——培根 22、业精于勤，荒于嬉；行成于思，毁于随。——韩愈
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
Q1n Q2n Q3n Q4n Q1n+1 Q2n+1 Q3n+1 Q4n+1
.
0 0 0 0 0 0 0 0 1 1 1
0 0 0 0 1 1 1 1 0 0 0
0 0 1 1 0 0 1 1 0 0 1
0 1 0 1 0 1 0 1 0 1 0
0 1 0 1 0 1 0 1 0 1 0
0 0 0 0 0 0 0 0 1 1 1
1、做状态图
.
0/0 1/0 00 1/1 11 0/0 01 1/0 10
0/0
1/0
0/0
2、做状态表
.
X 0 0 0 0 1 1 1 1
Q2n Q1n 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1
Q2n+1 Q1n+1 Z 0 0 1 1 1 0 0 1 0 1 0 1 1 0 1 0 0 0 0 0 1 0 0 0
. 0001 1000 0011 1001
.
0010
0100
0110
1100
0111
1011
0101
1010
1110
1101
0000
1111
由于上述电路不能自启动, 由于上述电路不能自启动,故必须通过修改激励 方程来实现自启动. 方程来实现自启动.
.
Q1n Q2n Q3n Q4n D1 0 0 0 0 0 0 0 0 0 0 1 1 0 1 0 1 1 1 0 0
典型同步时序电路 设计举例
一、 计数器
工作原理:计加到计数器上的CP脉冲的上升 工作原理:计加到计数器上的CP脉冲的上升 边沿( 边沿( )或下降边沿( )或下降边沿( )的个数 )的个数
例1 : 试设计一个两位的二进制减法计数器.由 试设计一个两位的二进制减法计数器. 输入X控制,X=0,状态不变,X=1,在CP的作用 输入X控制,X=0,状态不变,X=1,在CP的作用 下作减法计数当产生借位时,计数器借位位Z=1, 下作减法计数当产生借位时,计数器借位位Z=1, 其它情况Z=0. 其它情况Z=0.
X1X2
Q1n+1= X1X2+X1Q2n D1 = X1X2+X1Q2n =X1X2 X1Q2n
.
.
1 X1 X2
& & D Q1 Q1 & & D Q2 Q2
& &
CP
例3: 环形计数器
.
D Q1 Q1 CP
D Q2 Q2
D Q3 Q3
D Q4 Q4
激励方程: 激励方程: D1=Q4 D2=Q1 D3=Q2 D4=Q3 状态方程: 状态方程: Q1n+1=Q4n Q3n+1=Q2n Q2n+1=Q1n Q4n+1=Q3n
若要用J 若要用J-K触发器实现 :
Q3n+1
.
Q2nQ1n 00 00 0 01 0 11 0 10 0 01 0 0 0 0 11 1 1 1 1 10 1 1 1 1
XQ3n
Q3n+1=Q2nQ3n+Q2nQ3n J3=Q2n K3=Q2n
Q2n+1
.
Q2nQ1n 00 00 0 01 0 11 0 10 0 01 1 1 1 1 11 1 1 1 1 10 0 0 0 0
Q2n+1
.
Q2nQ1n 00 00 0 01 1 11 0 10 0 01 0 1 1 1 11 0 1 1 1 10 0 1 0 0
X1X2
Q2n+1= X1X2+ X1Q1n D2= X1X2+ X1Q1n = X1X2 X1Q1n
Q1n+1
.
Q2nQ1n 00 00 0 01 0 11 1 10 0 01 0 0 1 0 11 1 1 1 0 10 1 1 1 0
例4 : 扭环计数器
.
D Q1 Q1 CP
D Q2 Q2
D Q3 Q3
激励方程: 激励方程: D1=Q3
D2=Q1 D3=Q2 Q2n+1=Q1n
状态方程: 状态方程: Q1n+1=Q3n Q3n+1=Q2n
.
Q1n 0 0 0 0 1 1 1 1
Q2n Q3n 0 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1
.
X T Q1 Q1 CP & T Q2 Q2
Z &
.
例2 : 试设计一个三进制可逆计数器.当X=0时, 试设计一个三进制可逆计数器. X=0时 作加法计数; X=1时作减法计数. 作加法计数;当X=1时作减法计数.在计数时产 生进位或借位输出Z=1,否则Z=0 生进位或借位输出Z=1,否则Z=0 .
X cp
.
0/
.
1/ 000 1/ 001 0/ 1/ 010 0/ 011 0/ 1/
1/ 111 0/ 0/ 110 1/ 101 0/ 1/ 1/ 0/ 100
.
Q3n Q2n Q1n 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1
Q3n+1 Q2n+1 Q1n+1 X=0 X=1 000 010 100 110 000 010 100 110 001 011 101 111 001 011 101 111
例2 : 设计一个两位串行输入、并行输出双向
.
移位寄存器.该寄存器有X 移位寄存器.该寄存器有X1和X2两个输入,X1控 两个输入, 制移位方向, 制移位方向, X2用于数据输入.当X1=0时,X2向寄 用于数据输入. =0时 存器高位串行送数, 存器高位串行送数,寄存器中的数据从高位移向低 位.当X1=1时, X2向寄存器低位串行送数,寄存器 =1时 向寄存器低位串行送数,
中的数据从低位移向高位.(用 触发器实现) 中的数据从低位移向高位.(用D触发器实现)
.
X1 X2
.
00 10
11
00
01 10 11 00
00 01 10 10 01
01
11 00
10
11
01 11
Q2n+1 Q1n+1
.
Q2nQ1n X1X2=00 X1X2=01 X1X2=11 X1X2=10 0 0 1 1 0 1 1 0 0 0 0 0 0 0 1 1 1 1 1 1 0 0 1 1 0 1 1 0 1 1 1 1 0 1 1 0 0 0 0 0
Q1n Q2n Q3n Q1n+1 Q2n+1 Q3n+1 D1 D2 D3
.
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
1 0 1* 0 1 0 1 0
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
1 0 0* 0 1 0 1 0
0 0 0 0 1 1 1 1
Q1n+1=XQ2nQ1n+ XQ2nQ1n =(X J1=X Q2n) Q1n Q2n K1=1
Z
.
Q2n Q1n X 00 01 11 10 0 0 1 1 0 0 d d 1 0
Z=XQ2nQ1n+XQ2n=XQ2nQ1n XQ2n 讨论能否自启动. 讨论能否自启动.即检查没用到的状态“ 11 ” X Q2n Q1n Q2n+1 Q1n+1 Z 0 1 1 1 1 1 0 0 0 0 1 0
3、化简
.
Q2n+1 Q n Q n 2 1
Q1n+1 Q n Q n 2 1 X 00 01 11 10 X 00 01 11 10 0 0 0 1 1 0 0 1 1 0 1 1 0 1 0 1 1 0 0 1
Q2n+1=XQ1nQ2n+Q1nQ2n +XQ2n=XQ1nQ2n+XQ1nQ2n =XQ1n Q2n
1 1
1 1
1 1
0 1
0 0
D1
.
Q3nQ4n 00 1 01 1 0 0 0 11 0 0 0 0 10 0 0 0 0 00
Q1n Q2n
01 0 11 0 10 0
D1=Q1n Q2n Q3n
.
.
D Q1 Q1 & CP
D Q2 Q2
D Q3 Q3
D Q4 Q4
.
.
1 2 3 4 5 6 7 8 9 CP Q1n Q2n Q3n Q4n
行 J
输 Q2
出 J Q3
K Q2
K Q3
串 行 输 出
. 若由D触发器实现则 若由D
Q3n+1= Q2n
.
Q2n+1= Q1n D2= Q1n 并 行
Q1n+1= X D 1= X 输 出
D3= Q2n
X
D Q1 Q1
D Q2 Q2
D Q3 Q3
串 行 输 出
CP
.
X
.
1 2 3 4 5 6 CP Q1 Q2 Q3
XQ3n
Q2n+1=Q1nQ2n+Q1nQ2n J2=Q1n K2=Q1n
Q1n+1
.
Q2nQ1n 00 00 0 01 0 11 1 10 1 01 0 0 1 1 11 0 0 1 1 10 0 0 1 1
XQ3n
Q1n+1=XQ1n+XQ1n J1=X K1=X
.
.
并 X J Q1 K Q1 CP
0/0 00 1/0 1/1 1/0 0/1 10 0/0 01