集成电路设计基础复习
数字集成电路设计基础
数字集成电路设计基础
1. 数字逻辑
•布尔代数
•组合逻辑电路
•时序逻辑电路
•状态机
2. CMOS 技术
•CMOS 器件的结构和特性•MOS 晶体管的开关特性•CMOS 逻辑门
•CMOS 存储器
3. 数字集成电路设计流程
•系统规范
•架构设计
•逻辑设计
•物理设计
•验证和测试
4. 组合逻辑电路设计
•门级优化
•多级逻辑优化
•可编程逻辑器件 (FPGA)
5. 时序逻辑电路设计
•时钟和复位电路
•触发器和锁存器
•同步和异步时序电路
6. 存储器设计
•静态随机存取存储器 (SRAM) •动态随机存取存储器 (DRAM) •只读存储器 (ROM)
•闪存
7. 芯片设计中的布局和布线
•布局约束和规则•布线算法
•时序和功耗优化8. 验证和测试
•功能验证
•时序验证
•制造测试
9. 数字集成电路应用•微处理器和单片机•数字信号处理•通信系统
•嵌入式系统
其他重要概念：
•数制转换
•可靠性和容错性•EDA 工具
•低功耗设计
•可制造性设计。
集成电路复习提纲
集成电路复习要点
（2008-5-14）
友情说明：以下列出几个要点，请仔细研究。
有些内容是记忆性的，也有的内容是灵活性
的，希望对照教材认真复习。
1. MOS 管工作在饱和区的条件
2. NMOS 管工作在饱和区的电流表达式
3. MOS 管工作在饱和区的跨导表达式
4. 在设计反向器时，一般根据上升与下降的时间来确定MOS 管的宽长比。
()()P P N N P N N P down up
L W K K t t μμττ21
L W 21
===，通过这个式子，可以确定MOS 管的宽长。
5. MOS 管的域值电压将与衬底掺杂浓度的关系
6. 什么是沟道长度调制效应？采用何种方法可以降低这种效应？
7. 集成电路设计的一般流程：电路设计、仿真、版图设计、仿真、流片生产
8. P-阱工艺CMOS 的截面图
9. 设计一个CMOS 组合逻辑门，其功能为
()()D C B A F ++=.
解：解题思路：按照与或关系画出相应的电路，先画下面的NMOS ，与对应的是串联，或对应的是并联。
按照这种关系画出下面的NMOS ，然后再画出上面的PMOS 。
PMOS 的串并联关系与下面的NMOS 正好相反，下面是串上面就是并，下面是并上面就是串。
下面是电路图
① 画出逻辑图；
F
10. 两级CMOS 运算放大器的电路图（输入级采用PMOS 尾电流源）。
NMOS 尾电流源结构的两级运放也要求掌握！
第一级为差分输入级，从双端转为单端。
第二级是一个共漏的单级放大，其输出电压的摆幅为全摆幅。
集成电路设计方法--复习提纲
集成电路设计⽅法--复习提纲1.什么叫IC 的集成度？⽬前先进的IC规模有多⼤？集成度就是⼀块集成电路芯⽚中包含晶体管的数⽬，或者等效逻辑门数2012年5⽉ 71亿晶体管的NVIDIA的GPU 28nm2.什么叫特征尺⼨？特征尺⼨通常是指是⼀条⼯艺线中能加⼯的最⼩尺⼨，反映了集成电路版图图形的精细程度，如MOS晶体管的沟道长度，DRAM结构⾥第⼀层⾦属的⾦属间距（pitch）的⼀半。
3.⽬前主流的硅圆⽚直径是多少？12英⼨4.什么叫NRE(non-recurring engineering)成本?⽀付给研究、开发、设计和测试某项新产品的单次成本。
在集成电路领域主要是指研发⼈⼒成本、硬件设施成本、CAD⼯具成本以及掩膜、封装⼯具、测试装置的成本，产量⼩，费⽤就⾼。
5.什么叫recurring costs？重复性成本，每⼀块芯⽚都要付出的成本，包括流⽚费、封装费、测试费。
也称可变成本，指直接⽤于制造产品的费⽤，因此与产品的产量成正⽐。
包括：产品所⽤部件的成本、组装费⽤以及测试费⽤。
6.什么叫有⽐电路？靠两个导通管的宽长⽐不同，从⽽呈现的电阻不同来决定输出电压，它是两个管⼦分压的结果，电压摆幅由管⼦的尺⼨决定。
7.IC制造⼯艺有哪⼏种？双极型模拟集成电路⼯艺、CMOS⼯艺、BiCMOS⼯艺8.什么叫摩尔定律？摩尔定律⾯临什么样的挑战？当价格不变时，积体电路上可容纳的电晶体数⽬，约每隔24个⽉（现在普遍流⾏的说法是“每18个⽉增加⼀倍”）便会增加⼀倍，性能也将提升⼀倍；或者说，每⼀美元所能买到的电脑性能，将每隔18个⽉翻两倍以上。
⾯临⾯积、速度和功耗的挑战。
9.什么叫后摩尔定律？后摩尔定律下IC设计⾯临哪些挑战？解决⽅案？多重技术创新应⽤向前发展，即在产品多功能化(功耗、带宽等)需求下，将硅基CMOS和⾮硅基等技术相结合，以提供完整的解决⽅案来应对和满⾜层出不穷的新市场发展。
挑战：a单芯⽚的处理速度越来越快，主频越来越⾼，热量越来越多b.互联线延迟增⼤解决⽅案：1.多核、低功耗设计2.3D互联、⽆线互联、光互连延续摩尔定律“尺⼨更⼩、速度更快、成本更低”，还会利⽤更多的技术创新：节能、环保、舒适以及安全性架构：多核散热：研发新型散热器更薄的材料：⽤碳纳⽶管组装⽽成的晶体管速度更快的晶体管：超薄⽯墨烯做的晶体管纳⽶交叉线电路元件：忆阻器光学互联器件分⼦电路、分⼦计算、光⼦计算、量⼦计算、⽣物计算10. IC按设计制造⽅法不同可以分为哪⼏类？全定制IC：硅⽚各掩膜层都要按特定电路的要求进⾏专门设计半定制IC：全部逻辑单元是预先设计好的，可以从单元苦衷调⽤所需单元来掩模图形，可使⽤相应的EDA软件，⾃动布局布线可编程IC ：全部逻辑单元都已预先制成，不需要任何掩膜，利⽤开发⼯具对器件进⾏编程，以实现特定的逻辑功能。
集成电路设计基础第一章复习要点
集成电路设计基础第一章复习要点1、哪一年在哪儿发明了晶体管？发明人哪一年获得了诺贝尔奖？答：1947年美国贝尔实验室的（肖克莱）、（波拉坦）、和（巴丁）发明了晶体管，并且于1956年获得诺贝尔物理学奖。
2、世界上第一片集成电路是哪一年在哪儿制造出来的？发明人哪一年为此获得诺贝尔奖？答：1958年12月12日，在从事研究工作的发明了世界上第一块集成电路（）,为此他获得了42后即2000年的诺贝尔物理学奖。
3、什么是晶圆？晶圆的材料是什么？答：晶圆是指硅半导体集成电路制作所用的硅晶片，由于其形状为圆形，故称为晶圆，晶圆的原始材料是硅。
4、目前主流集成电路设计特征尺寸已经达到多少？预计2016年能实现量产的特征尺寸是多少？答:主流集成电路设计特征尺寸已经达到0.18~0.13,高端设计已进入90，2016年22量产。
5、晶圆的度量单位是什么？当前主流晶圆的尺寸是多少？答：英寸，当前的主流为12英寸。
6、摩尔是哪个公司的创始人？什么是摩尔定律？答：公司；摩尔定律：集成电路的集成度，即芯片上晶体管的数目，每隔18个月增加一倍或每三年翻两番。
7、什么是？英文全拼是什么？答：的缩写，称为系统芯片，也称为芯片系统。
8、说出、和的中文含义。
答：代工厂，无生产线，无芯片。
9、一套掩模一般只能生产多少个晶圆？答：1000个。
10、什么是有生产线集成电路设计？答：电路设计在工艺制造单位内部的设计部门中进行。
11、什么是集成电路的一体化()实现模式？答：集成电路发展的前三十中，设计、制造和封装都是集中在半导体生产厂家内进行的。
，称之为集成电路的一体化()实现模式。
12、什么是集成电路的无生产线()设计模式？答：拥有设计人才和技术，但不拥有生产线的设计模式称之为集成电路的无生产线()设计模式。
13、一个工艺设计文件()包含哪些内容？答：文件包括工艺电路模拟用的器件的参数，版图设计用的层次定义，设计规则，晶体管、电阻、电容等原件和通孔（）、焊盘等基本结构的版图，与设计工具关联的设计规则检查（）、参数提取（）和版图电路图对照（）用的文件。
射频集成电路设计基础(复习2)
射频集成电路设计基础 > 射频与微波技术复习 (1) > 无源元件 (Passive Components)
<< >> <
>
↵
3 of 27
– RLC 并联谐振电路 1 附近，即 1 1 , 在谐振频率 ω = ----------电路导纳为 Y = -- + j ω C + --------0 R jωL LC ω = ω 0 + ∆ω 处， j j 1 ------1 ------1 Y ( ω ) = --+ ( ω 2 LC – 1 ) = --+ ( 2 ∆ωω 0 + ∆ω 2 ) LC ≈ -- + j 2 C ∆ω R ωL R ωL R
d V(z) dz d jωC ⋅ V(z) = – I(z) dz jωL ⋅ I(z) = –
d V ( z ) + ω 2 LCV ( z ) = 0 dz2 d 2V(z) = 0 V ( z ) β + dz2
2
2
β 2 = ω 2 LC
毫不奇怪，我们得到的仍然是波动方程 V ( z ) = Ae –j β z + Be j β z β I ( z ) = ------- [ Ae –j β z – Be j β z ] ωL V(z) 所含的两项分别为入射波和反射波， A 和 B 是它们在 z=0 时的值，而
µ --- -- ln D π a πε --------------------ln ( D ⁄ a )
µ- b ----- ln -2 π a 2 πε ------------------ln ( b ⁄ a )
µ h -----w ε w -----h
集成电路设计基础复习
1. 在P 衬底硅片上设计的PMOS 管可以分为n+层、SiO 2层、多晶硅层、金属层和N 井层。
2. 在集成电路设计中，制造厂商所给的工艺中有R □为它成为（方块电阻）。
3. MOS 管元件参数中的C ox 是栅极单位面积所具有的（电容值）。
4. 对于NMOS 而言，工作在饱和区中，其漏电流I D 等于（21()2D P ox GS TH WI C V V Lμ=-），不能使用β或K 来表示。
5. 对于PMOS 而言，工作在饱和区中，其漏电流I D 等于（21(||)2D P ox SG TH WI C V V Lμ=--），不能使用β或K 来表示。
6. 对于工作在饱和区的NMOS 而言，其g m 等于（2Dm GS THI g V V =-），只能有I D 和过驱动电压表示。
7. 对于工作在饱和区的NMOS 而言，其g m等于（m g =），只能有I D 、W 、L 以及工艺参数表示。
8. 根据MOS 管特征曲线划分的四个工作区域，可以作为MOS 电阻的区域为（深度三极管区）。
9. 根据MOS 管特征曲线划分的四个工作区域中，可以作为电流源的区域为（饱和区）。
10. 对于NMOS 而言，导电沟道形成，但没有产生夹断的外部条件为（V DS 小于V GS -V TH ）。
11. 差动信号的优点，能（有效抑制共模噪声），增大输出电压摆幅，偏置电路更简单和输出线性度更高。
12. 分析MOS 共栅放大电路，其电流增益约等于（1）。
13. 差动信号的优点，能有效抑制共模噪声，增大输出电压摆幅，偏置电路更简单和（输出线性度更高）。
14. 共源共栅电流镜如下图所示，当V X 电压源由大变小的过程中，M2和M3管，（M3）先退出饱和区。
1. 根据MOS管特征曲线划分的四个工作区域中，可以作为电流源的区域为（ B ）。
A 线性区B 饱和区C 截止区D 三极管区2. 根据MOS管特征曲线划分的四个工作区域中，可以作为MOS电阻的区域为（ A ）。
集成电路设计方法--复习提纲
集成电路设计方法--复习提纲2、实际约束：设计最优化约束：建立时钟，输入延时，输出延时，最大面积设计规则约束：最大扇出，最大电容39.静态时序分析路径的定义静态时序分析通过检查所有可能路径上的时序冲突来验证芯片设计的时序正确性。
时序路径的起点是一个时序逻辑单元的时钟端，或者是整个电路的输入端口，时序路径的终点是下一个时序逻辑单元的数据输入端，或者是整个电路的输出端口。
40.什么叫原码、反码、补码？原码：X为正数时，原码和X一样；X为负数时，原码是在X的符号位上写“1”反码：X为正数是，反码和原码一样；X为负数时，反码为原码各位取反补码：X为正数时，补码和原码一样；X为负数时，补码在反码的末位加“1” 41.为什么说扩展补码的符号位不影响其值？ SSSS SXXX = 1111 S XXX + 1 ——2n2n12n1例如1XXX=11XXX,即为XXX-23=XXX+23-24.乘法器主要解决什么问题？ 1.提高运算速度2.符号位的处理43.时钟网络有哪几类？各自优缺点？ 1. H树型的时钟网络：优点：如果时钟负载在整个芯片内部都很均衡，那么H 树型时钟网络就没有系统时钟偏斜。
缺点：不同分支上的叶节点之间可能会出现较大的随机偏差、漂移和抖动。
2. 网格型的时钟网络优点：网格中任意两个相近节点之间的电阻很小，所以时钟偏差也很小。
缺点：消耗大量的金属资源，产生很大的状态转换电容，所以功耗较大。
3.混合型时钟分布网络优点：可以提供更小的时钟偏斜，同时，受负载的影响比较小。
缺点：网格的规模较大，对它的建模、自动生成可能会存在一些困难。
总线的传输机制？1. 早期：脉冲式机制和握手式机制。
脉冲式机制：master发起一个请求之后，slave在规定的t时间内返回数据。
握手式机制：master发出一个请求之后，slave在返回数据的时候伴随着一个确认信号。
这样子不管外设能不能在规定的t时间内返回数据，master都能得到想要的数据。
1_1_集成电路设计复习提纲+答案
1. Please give out the general overview of the VLSI design hierarchy.1.请提供VLSI设计层次结构的一般概述。
图1.2书P22. Please give out the general VLSI design flow.2. 请给出一般的VLSI设计流程。
图1.3 p4书3. Consider the 2-input XOR function a b⊕. 2.6(a) Design an XOR gate using a 4:1 MUX.(b) Modify the circuit in (a) to produce a 2-input XNOR.(c) A full adder accepts inputs a, b, and c and calculates the sum bit ⊕⊕.Use your MUX-based gates to design a circuit with this a b coutput.4. An AOAI logic gate is described by the schematic in Figure 1. 2.12(a) Construct the nFET array using the logic diagram.(b) Apply bubble pushing to obtain the pFET logic. Use the diagram to construct the pFET array using the pFET rules.Figure 15. Use equations 1,()()n n n ox n G Tn WR C V V Lβμβ==-, for n R to find theunits of the electron mobility n μ. Then suppose that n μ=500 cm 2/V-sec and ()(3.30.7)G Tn V V V -=- is known.(a) Find the nFET resistance if W =10 μm, L =0.5 μm, and t o x =10 nm. (b) Find n R if the channel width is increased to a value of W =22 μm while the channel length remains the same. 3.116. Please calculate the midpoint voltage in VTC of NAND2.7.4?Figure 2 NAND2 logic circuit7. Consider a complex CMOS logic gate that implements the function:F a b c d e =⋅+⋅⋅. (a) Design the logic circuit. (b) An inverter with n p ββ=is used as a sizing reference. Find the device sizes in the gate if we choose to equalize the nFET and pFET resistances.7.118. Consider a process that has an oxide thickness of t o x=9.5 nm. The particle mobilities are given as μn=540 and 220 cm2/V-sec. An nFET and a pFET are made, both with W=12 μm, L=0.35 μm. Both have gate voltages of V G=3.3 V, while the threshold voltages are V Tn=0.65V and V Tp=-0.74 V. (a) Find the values of R n and R p for the two transistors.(b) Suppose that we want to keep the nFET the same size, but increase the width of the pFET to the point where R p=0.8 R n. Find the required width of the pFET.3.139. Consider the logic cascade shown in Figure 3. Use Logical Effort to find the relative size of each stage needed to minimize delay through the chain. Assume symmetric gates with r=2.5.8.8Figure 310. Please calculate the midpoint voltage in VTC of NOR2.Figure 4 NOR2 circuit11. P lease give out the output function and the CMOS circuit design of Figure 5.书p263 多米诺逻辑Figure 5F=a·b·c12. The logic chain in Figure 6 is constructed in a process with r=2.5. Determine the optimum sizing for each stage for the “highlighted” path indicated using the technique of Logical Effort. 8.9Figure 613. Write a Verilog description of the NAND latch in Figure 7. Includea time delay of 2 units for each NAND gate.10.3Figure 714. Construct the Verilog module for the logic network shown in Figure 8. Assume that the NOT gates have a time delay of 1 unit, while the AND2 gates have a delay of 2 units.10.4Figure 8。
(完整版)集成电路设计复习题及解答
集成电路设计复习题绪论1．画出集成电路设计与制造的主要流程框架。
2．集成电路分类情况如何？集成电路设计1．层次化、结构化设计概念，集成电路设计域和设计层次2．什么是集成电路设计？集成电路设计流程。
（三个设计步骤：系统功能设计逻辑和电路设计版图设计）3．模拟电路和数字电路设计各自的特点和流程4．版图验证和检查包括哪些内容？如何实现？5．版图设计规则的概念，主要内容以及表示方法。
为什么需要指定版图设计规则？6．集成电路设计方法分类？（全定制、半定制、PLD）7．标准单元/门阵列的概念，优点/缺点，设计流程8．PLD设计方法的特点，FPGA/CPLD的概念9．试述门阵列和标准单元设计方法的概念和它们之间的异同点。
10．标准单元库中的单元的主要描述形式有哪些？分别在IC设计的什么阶段应用？11．集成电路的可测性设计是指什么？Soc设计复习题1.什么是SoC？2.SoC设计的发展趋势及面临的挑战？3.SoC设计的特点?4.SoC设计与传统的ASIC设计最大的不同是什么？5.什么是软硬件协同设计？6.常用的可测性设计方法有哪些？7. IP的基本概念和IP分类8.什么是可综合RTL代码?9.么是同步电路，什么是异步电路，各有什么特点？10.逻辑综合的概念。
11.什么是触发器的建立时间（Setup Time），试画图进行说明。
12.什么是触发器的保持时间（Hold Time），试画图进行说明。
13. 什么是验证，什么是测试，两者有何区别？14.试画图简要说明扫描测试原理。
绪论1、 画出集成电路设计与制造的主要流程框架。
2、集成电路分类情况如何？集成电路设计1． 层次化、结构化设计概念，集成电路设计域和设计层次分层分级设计和模块化设计．将一个复杂的集成电路系统的设计问题分解为复杂性较低的设计级别，⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎩⎨⎧⎩⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎨⎧⎩⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎩⎨⎧⎪⎩⎪⎨⎧按应用领域分类数字模拟混合电路非线性电路线性电路模拟电路时序逻辑电路组合逻辑电路数字电路按功能分类GSI ULSI VLSI LSI MSI SSI 按规模分类薄膜混合集成电路厚膜混合集成电路混合集成电路B iCMOS B iMOS 型B iMOS CMOS NMOS PMOS 型MOS双极型单片集成电路按结构分类集成电路这个级别可以再分解到复杂性更低的设计级别；这样的分解一直继续到使最终的设计级别的复杂性足够低，也就是说，能相当容易地由这一级设计出的单元逐级组织起复杂的系统。
集成电路设计基础复习要点
集成电路设计基础复习要点第一章集成电路设计概述1、哪一年在哪儿发明了晶体管？发明人哪一年获得了诺贝尔奖？2、世界上第一片集成电路是哪一年在哪儿制造出来的？发明人哪一年为此获得诺贝尔奖？3、什么是晶圆？晶圆的材料是什么？4、晶圆的度量单位是什么？当前主流晶圆尺寸是多少？目前最大晶圆尺寸是多少？5、摩尔是哪个公司的创始人？什么是摩尔定律？6、什么是SoC？英文全拼是什么？7、说出Foundry、Fabless和Chipless的中文含义。
8、什么是集成电路的一体化(IDM)实现模式？9、什么是集成电路的无生产线(Fabless)设计模式？10、目前集成电路技术发展的一个重要特征是什么？11、一个工艺设计文件(PDK)包含哪些内容？12、什么叫“流片”？13、什么叫多项目晶圆(MPW) ？MPW英文全拼是什么？14、集成电路设计需要哪些知识范围？15、著名的集成电路分析程序是什么？有哪些著名公司开发了集成电路设计工具？16、SSI、MSI、LSI、VLSI、ULDI的中文含义是什么？英文全拼是什么？每个对应产品芯片上大约有多少晶体管数目？17、国内近几年成立的集成电路代工厂家或转向为代工的厂家主要有哪些？18、境外主要代工厂家和主导工艺有哪些？第二章集成电路材料、结构与理论1、电子系统特别是微电子系统应用的材料有哪些？2、常用的半导体材料有哪些？3、半导体材料得到广泛应用的原因是什么？4、为什么市场上90%的IC产品都是基于Si工艺的？5、砷化镓(GaAs) 和其它III/V族化合物器件的主要特点是什么？6、GaAs晶体管最高工作频率f T可达多少？最快的Si晶体管能达到多少？7、GaAs集成电路主要有几种有源器件？8、为什么说InP适合做发光器件和OEIC？9、IC系统中常用的几种绝缘材料是什么？10、什么是欧姆接触和肖特基接触？11、多晶硅有什么特点？12、什么是材料系统？13、什么是半导体材料系统？14、异质半导体材料的主要应用有哪些？15、晶体和非晶体的区别是什么？16、本征半导体有何特点？17、什么是扩散运动？什么是漂移运动？18、PN结的主要特点是什么？19、双极型三极管三个区有什么不同？20、简述双极型三极管发射结，集电结在不同偏置时的工作状态。
ic设计知识清单集成电路必备的基础知识
ic设计知识清单集成电路必备的基础知识1.半导体物理与器件知识了解半导体材料属性，主要包括固体晶格结构、量子力学、固体量子理论、平衡半导体、输运现象、半导体中的非平衡过剩载流子；熟悉半导体器件基础，主要包括pn结、pn结二极管、金属半导体和半导体异质结、金属氧化物半导体场效应晶体管、双极晶体管、结型场效应晶体管等。
2.信号与系统知识熟悉线性系统的基本理论、信号与系统的基本概念、线性时不变系统、连续与离散信号的傅里叶标识、傅里叶变换以及时域和频域系统的分析方法等，能够理解各种信号系统的分析方法并比较其异同。
3.模拟电路知识熟悉基本放大电路、多级放大电路、集成运算放大电路、放大电路的频率相应、放大电路中的反馈、信号的运算和处理、波形的发生和信号的转换、功率放大电路、直流电源和模拟电子电路读图等。
4.数字电路知识熟悉数制和码制、逻辑代数基础、门电路、组合逻辑电路、半导体存储电路、时序逻辑电路、脉冲波形的产生和整形电路、数-模和模-数转换等。
5.微机原理知识了解数据在计算机中的运算与表示形式，计算机的基本组成。
微处理器结构，寻址方式与指令系统，汇编语言程序设计基础，存储器及其接口，输入/输出及DMA技术，中断系统，可编程接口电路，总线技术，高性能微处理器的先进技术与典型结构，嵌入式系统与嵌入式处理器入门等。
6.集成电路工艺流程知识了解半导体技术导论，集成电路工艺导论，半导体基础知识，晶圆制造，外延和衬底加工技术，半导体工艺中的加热工艺，光刻工艺等离子体工艺技术，离子注入工艺，刻蚀工艺，化学气相沉积与电介质薄膜沉积，金属化工艺，化学机械工艺，半导体工艺整合，CMOS工艺演化。
7.集成电路计算机辅助设计知识了解CMOS集成电路设计所需的EDA工具，主要分为EDA设计工具概念、模拟集成电路EDA技术、数字集成电路EDA技术与集成电路反向分析技术等。
集成电路设计基础复习
1、解释基本概念：集成电路，集成度，特征尺寸参考答案：A、集成电路（IC：integrated circuit）是指通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路互连，“集成”在一块半导体晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的集成块。
B、集成度是指在每个芯片中包含的元器件的数目。
C、特征尺寸是代表工艺光刻条件所能达到的最小栅长（L）尺寸。
2、写出下列英文缩写的全称：IC，MOS，VLSI，SOC，DRC，ERC，LVS，LPE参考答案：IC：integrated circuit；MOS：metal oxide semiconductor；VLSI：very large scale integration；SOC：system on chip；DRC：design rule check；ERC：electrical rule check；LVS：layout versus schematic；LPE：layout parameter extraction3、试述集成电路的几种主要分类方法参考答案：集成电路的分类方法大致有五种：器件结构类型、集成规模、使用的基片材料、电路功能以及应用领域。
根据器件的结构类型，通常将其分为双极集成电路、MOS集成电路和Bi-MOS 集成电路。
按集成规模可分为：小规模集成电路、中规模集成电路、大规模集成电路、超大规模集成电路、特大规模集成电路和巨大规模集成电路。
按基片结构形式，可分为单片集成电路和混合集成电路两大类。
按电路的功能将其分为数字集成电路、模拟集成电路和数模混合集成电路。
按应用领域划分，集成电路又可分为标准通用集成电路和专用集成电路。
4、试述“自顶向下”集成电路设计步骤。
参考答案：“自顶向下”的设计步骤中，设计者首先需要进行行为设计以确定芯片的功能；其次进行结构设计；接着是把各子单元转换成逻辑图或电路图；最后将电路图转换成版图，并经各种验证后以标准版图数据格式输出。
集成电路复习总结
集成电路复习总结第一篇：集成电路复习总结1、中英名词解释（1）IC（Integrated Circuit）：集成电路，是指通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容、电感等无源器件，按照一定的电路互联，“集成”在一块半导体晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的一种器件。
（2）摩尔定律（Moore's Law）：芯片上晶体管数目每隔18个月翻一番或每三年翻两番，性能也会增加一倍。
（3）SOC（system on chip）：在一个微电子芯片上将信息的采集、传输、存储、处理等功能集成在一起而构成系统芯片。
（4）EDA（Electronic-System Design Automation）：电子设计自动化（5）能带：能量越高的能级，分裂的能级越多，分裂的能级也就相邻越近，这些邻近的能级看起来就像连续分布，这样的多条相邻近的能级被称为能带（6）本征半导体：是一种完全纯净的、结构完整的半导体晶体。
（经过一定的工艺过程将纯净的半导体制成的单晶体称为本征半导体。
导带中的自由电子与价带中的空穴都能参与导电。
）（7）肖特基接触：金属与半导体接触并且金属的费米能级低于N 型半导体或高于P型半导体的费米能级，这种接触为肖特基接触。
（8）MESFET：（Metal-Semiconductor Filed Effect Transistor），即金属-半导体场效应晶体管（9）Spice（Simulation Program with Integrated Circuit Emphasis）：集成电路仿真程序，主要用来在电路硬件实现之前读电路进行仿真分析。
（10）FPGA(Filed Programmable Gate Array)：现场可编程门阵列。
（又称逻辑单元阵列，Logic Cell A）（11）IP（Intellectual Property）：知识产权。
北京交通大学(01103)“集成电路设计基础”复习大纲(1)
《集成电路设计基础》复习大纲
重点是CMOS电路结构和设计分析。
具体范围如下：
1．模拟集成电路设计、制造过程的基本概念（包括掩膜的技术功能、掩膜在制造过程中的应用、简单版图识别）。
（参考书第1、2章）。
2．基本MOS器件的模型及其分析方法（包括MOS管基本模型、直流特性、频率特性）。
（参考书第3章）。
3．CMOS基本模拟单元电路分析（参考书第4章）
4．CMOS放大器基本结构和特性参数分析（参考书第5章）。
5. 二级运算放大器分析与设计基础（参考书第6章）
本次考试的基本形式为选择题、简答题、计算题和设计题。
本次考试不要求死记公式。
参考书：Phillip E. Allen, Douglas R. Holberg, CMOS Analog Circuit Design, Second Edition, 电子工业出版社，2007年8月。
2012.09.10。
集成电路设计基础复习提纲.doc
集成电路设计基础复习提纲—EDA常用unix命令Ls:显示当前目录下的文件和路径Pwd:显示当前文件的绝对路径.cd :进入指定目录more显示文件内容cp;复制rm;删除mkdir;仓腱目录vi;创建或修改一个文件tar;打包文件zip ;压缩文件unzip ;解压文件ftp :传送文件二基本概念1版图设计CIW :命令解释窗口Library 库‘Reference Library,相关库Library Path ,库路径Cell单元View，视图Techfiler.tf,工艺文件cds.lib,库管理文件techfile.cds , ASCII 文件LSW ,涂层选择窗口display.drf ,图层显示文件LayerPurpose Pair;涂层用途配对,Cellview Attributes and Properties ;单元视图属性,Instance ,单元2 DIVA验正DRC,（设计规则检查）EXTRACT （提取）ERC（电路规则检查）LVS,（版图和电路图比较）Hierarchy （层次化），Flatten（平面化），Derived Layer （导出层），Original Layer （原始层）,Soft-Connect （软连接）,Recognition Layer （识别层），MatchType （匹配）,permute （交换），prune （删除）,三DIVA验正命令及操作1 DIVA程序结构Dre:图层工艺命令用限制块去包含或排除特定的命令群组改全局变量drc/extract dre命令去检测EXT程序结构预先设定提取设备的声明定义设备识别层定义终端名定义软连接如需定义连接声明完成声明输出2图层处理：geomNot, geomCat , GeomAnd, geomOr, geomAndNot, GeomXor, geomOutside, geomlnside, GeomButting, geomCoincident,geomEnclose ,geomOverlap, geomSize, geomStretch, saveDerived, copyGraphics, geomErase ,GeomXor这个命令输出两层或多层之间非公有的部分,geomNot（输出输入层的反），geomCat使所有的输入层连续。
集成电路设计基础
集成电路设计基础集成电路设计是指将多个电子组件、电路和功能集成到一个芯片上的过程。
集成电路设计基础涉及到电路理论、电子元器件、逻辑门电路、模拟电路和数字电路等知识。
以下是集成电路设计的一些基本概念和原理：1. 逻辑门电路：逻辑门电路是集成电路设计中常用的基本模块，用于实现逻辑运算功能，如与门、或门、非门、与非门、或非门等。
逻辑门的输入和输出可以是二进制电平信号，用来处理和控制数字信号。
2. 模拟电路：集成电路设计中的模拟电路用于处理连续信号，如声音、光线等模拟信号。
常见的模拟电路包括放大器、滤波器、比较器等。
3. 数字电路：数字电路用于处理离散的数字信号，如计算机和数字通信系统中常见的逻辑电路。
数字电路设计需要考虑时钟信号、时序问题和逻辑门之间的关系。
4. CMOS技术：CMOS（Complementary Metal-Oxide-Semiconductor）技术是集成电路设计中常用的工艺技术，利用N型和P型金属-氧化物-半导体（MOS）晶体管组成的互补结构。
CMOS技术具有低功耗、高噪声抑制和高集成度等优点。
5. 时钟和时序设计：在集成电路设计中，时钟信号非常重要，用来同步各个模块的操作。
时序设计关注信号的传输延迟、稳定性和数据的正确性。
6. 物理设计：物理设计是将逻辑设计转化为实际的芯片布局和电路连接。
物理设计需要考虑电磁兼容性、布线规则和电路间的电气参数等。
7. 电路仿真和验证：在集成电路设计过程中，电路仿真和验证是非常重要的环节，用于验证电路的功能和性能。
常用的电路仿真工具有SPICE和Verilog等。
集成电路设计基础是进一步进行高级集成电路设计和系统级设计的基础，对于理解和掌握集成电路设计流程和理论非常重要。
集成电路设计基础复习
1、解释根本概念：集成电路，集成度，特征尺寸参考答案：A、集成电路〔IC：integrated circuit〕是指通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路互连，“集成〞在一块半导体晶片〔如硅或砷化镓〕上，封装在一个外壳，执行特定电路或系统功能的集成块。
B、集成度是指在每个芯片中包含的元器件的数目。
C、特征尺寸是代表工艺光刻条件所能到达的最小栅长〔L〕尺寸。
2、写出以下英文缩写的全称：IC，MOS，VLSI，SOC，DRC，ERC，LVS，LPE参考答案：IC：integrated circuit；MOS：metal oxide semiconductor；VLSI：very large scale integration；SOC：system on chip；DRC：design rule check；ERC：electrical rule check；LVS：layout versus schematic；LPE：layout parameter extraction3、试述集成电路的几种主要分类方法参考答案：集成电路的分类方法大致有五种：器件构造类型、集成规模、使用的基片材料、电路功能以及应用领域。
根据器件的构造类型，通常将其分为双极集成电路、MOS集成电路和Bi-MOS集成电路。
按集成规模可分为：小规模集成电路、中规模集成电路、大规模集成电路、超大规模集成电路、特大规模集成电路和巨大规模集成电路。
按基片构造形式，可分为单片集成电路和混合集成电路两大类。
按电路的功能将其分为数字集成电路、模拟集成电路和数模混合集成电路。
按应用领域划分，集成电路又可分为标准通用集成电路和专用集成电路。
4、试述“自顶向下〞集成电路设计步骤。
参考答案：“自顶向下〞的设计步骤中，设计者首先需要进展行为设计以确定芯片的功能；其次进展构造设计；接着是把各子单元转换成逻辑图或电路图；最后将电路图转换成幅员，并经各种验证后以标准幅员数据格式输出。
专用集成电路设计基础总复习共104页
56、死去何所道，托体同山阿。 57、春秋多佳日，登高赋新诗。 58、种豆南山下，草盛豆苗稀。晨兴 理荒秽 ，带月 荷锄归 。道狭 草木长 ，夕露 沾我衣 。衣沾 不足惜 ，但使 愿无违 。 59、相见无杂言，但道桑麻长。 60、迢迢新秋夕，亭亭月将圆。
21、要知道对好事的称颂过于夸大，也会招来人们的反感轻蔑和嫉妒。——培根 22、业精于勤，荒于嬉；行成于思，毁于随。——韩愈
23、一切节，归根到底都归结为时间的节省。——马克思 24、意志命运往往背道而驰，决心到最后会全部推倒。——莎士比亚
25、学习是劳动，是充满思想的劳动。——乌申斯基
谢谢！
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
1、解释基本概念：集成电路，集成度，特征尺寸参考答案：A、集成电路（IC：integrated circuit）是指通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路互连，“集成”在一块半导体晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的集成块。
B、集成度是指在每个芯片中包含的元器件的数目。
C、特征尺寸是代表工艺光刻条件所能达到的最小栅长（L）尺寸。
2、写出下列英文缩写的全称：IC，MOS，VLSI，SOC，DRC，ERC，LVS，LPE参考答案：IC：integrated circuit；MOS：metal oxide semiconductor；VLSI：very large scale integration；SOC：system on chip；DRC：design rule check；ERC：electrical rule check；LVS：layout versus schematic；LPE：layout parameter extraction3、试述集成电路的几种主要分类方法参考答案：集成电路的分类方法大致有五种：器件结构类型、集成规模、使用的基片材料、电路功能以及应用领域。
根据器件的结构类型，通常将其分为双极集成电路、MOS集成电路和Bi-MOS 集成电路。
按集成规模可分为：小规模集成电路、中规模集成电路、大规模集成电路、超大规模集成电路、特大规模集成电路和巨大规模集成电路。
按基片结构形式，可分为单片集成电路和混合集成电路两大类。
按电路的功能将其分为数字集成电路、模拟集成电路和数模混合集成电路。
按应用领域划分，集成电路又可分为标准通用集成电路和专用集成电路。
4、试述“自顶向下”集成电路设计步骤。
参考答案：“自顶向下”的设计步骤中，设计者首先需要进行行为设计以确定芯片的功能；其次进行结构设计；接着是把各子单元转换成逻辑图或电路图；最后将电路图转换成版图，并经各种验证后以标准版图数据格式输出。
5、比较标准单元法和门阵列法的差异。
参考答案：标准单元方法设计与门阵列法基本的不同点有：(1) 在门阵列法中逻辑图是转换成门阵列所具有的单元或宏单元，而标准单元法则转换成标准单元库中所具有的标准单元。
(2) 门阵列设计时首先要选定某一种门复杂度的基片，因而门阵列的布局和布线是在最大的门数目、最大的压焊块数目、布线通道的间距都确定的前提下进行的。
标准单元法则不同，它的单元数、压焊块数取决于具体设计的要求，而且布线通道的间距是可变的，当市线发生困难时，通道间距可以随时加大，因而布局和布线是在一种不太受约束的条件下进行的。
(3) 门阵列设计时只需要定制部分掩膜版，而标准单元设计后需要定制所有的各层掩膜版。
6、按规模划分，集成电路的发展已经历了哪几代参考答案：按规模，集成电路的发展已经经历了：SSI、MSI、LSI、VLSI、ULSI及GSI。
7、试述集成电路制造中，导体、半导体和绝缘体各起什么作用。
参考答案：导体：（1）构成低值电阻；（2）构成电容元件的极板；（3）构成电感元件的绕线；（4）构成传输线（微带线和共面波导）的导体结构；（5）与轻掺杂半导体构成肖特基结接触；（6）与重掺杂半导体构成半导体器件的电极的欧姆接触；（7）构成元器件之间的互连；（8）构成与外界焊接用的焊盘。
半导体：（1）制作衬底材料；（2）构成MOS管的源漏区，集成电路中的基本元件就是依据半导体的特性构成。
绝缘体：（1）构成电容的介质；（2）构成MOS（金属-氧化物-半导体）器件的栅绝缘层；（3）构成元件和互连线之间的横向隔离；（4）构成工艺层面之间的垂直向隔离；（5）构成防止表面机械损伤和化学污染的钝化层。
8、试述半导体特性及其应用。
参考答案：半导体的电导率在10-22 S·cm-1~10-14 S·cm-1之间，导电性能介于导体与绝缘体之间，半导体的特点是其电导率随外界条件的变化而急剧变化。
温度变化、光照，掺入杂质等都能显著改变半导体的导电性能。
半导体的广泛应用：热敏电阻（测温度和自动控制）；光敏电阻（自动控制）；晶体管；集成电路和超大规模集成电路等。
9、列举两种典型的金属与半导体接触。
参考答案：一种是整流接触，即制成肖特基势垒二极管；另一种是非整流接触，即欧姆接触。
10、解释欧姆型接触和肖特基型接触。
参考答案：半导体表面制作了金属层后，根据金属的种类及半导体掺杂浓度的不同，可形成欧姆型接触或肖特基型接触。
如果掺杂浓度比较低，金属和半导体结合面形成肖特基型接触。
如果掺杂浓度足够高，金属和半导体结合面形成欧姆型接触。
11、试比较p-n结和肖特基结的主要异同点。
参考答案：共同点：由载流子进行电流传导。
不同点：p-n结由少数载流子来进行电流传导；肖特基结的主要传导机制是半导体中多数载流子的热电子发射越过电势势垒而进入金属中。
12、试述PN结的空间电荷区是如何形成的。
参考答案：在PN结中，由于N区中有大量的自由电子，由P区扩散到N区的空穴将逐渐与N区的自由电子复合。
同样，由N区扩散到P区的自由电子也将逐渐与P区内的空穴复合。
于是在紧靠接触面两边形成了数值相等、符号相反的一层很薄的空间电荷区，称为耗尽层。
13、MOS器件结构的对称性使其源漏区可以互换，双极型器件是否也具有同样的特点若没有，请说明原因。
参考答案：双极型器件的集电极与发射极不具有对称性，不能互换。
虽然双极型器件原理图显示两个PN结是对称的，但实际制造时发射区的掺杂浓度远远高于集电区，而集电结的面积大于发射结的面积。
14、什么是MOS管的阈值电压。
参考答案：引起沟道区产生强表面反型的最小栅电压，称为阈值电压V T 。
15、讨论MOS 器件源漏电流与其几何尺寸的关系。
参考答案：根据本章给出的式（）可知，MOS 器件的栅长L 减小，源漏电流增大；栅宽W 减小，源漏电流减小。
但同时减小L 和W ，理论上可保持源漏电流不变。
16、MOS 管的跨导系数与哪些参数有关 参考答案：β是MOS 晶体管的跨导系数，β与工艺参数及器件的几何尺寸有关，其关系为：)(LWt oxμεβ=17、试画出MOS 器件跨导与源漏电压的函数曲线。
参考答案：18、根据式（），试推导PMOS 器件在不同工作区域的理想表达式。
参考答案：0 (a) 截止区I ds ＝ ()⎥⎦⎤⎢⎣⎡---22dsds t gs V V V V β （b ）线性区()22t gsV V--β（c ）饱和区18、集成电路主要有哪些基本制造工艺。
参考答案：集成电路基本制造工艺包括：外延生长，掩模制造，光刻，刻蚀，掺杂，绝缘层形成，金属层形成等。
19、什么叫硅的热氧化有哪几种热氧化技术参考答案：硅的热氧化法是指硅与氧或水汽，在高温下经化学反应生成SiO2。
根据氧化剂的不同，热氧化可分为干氧氧化、水汽氧化和湿氧氧化。
20、试述晶体外延的意义，列出三种外延方法。
参数答案：晶体外延的意义是：用同质材料形成具有不同掺杂种类及浓度，因而具有不同性质的晶体层。
晶体外延的方法主要有：气相外延生长、金属有机物气相外延生长、分子束外延生长。
21、解释：同质外延、异质外延。
参考答案：外延生长时，当衬底与外延层为同种材料时称为同质外延，同质外延的目的是形成具有不同掺杂种类及浓度的晶体层，因而它可以具有不同性能。
当两者材料相异时称异质外延，异质外延用来形成各种异质结构的器件，如异质结晶体管（HBT）。
22、掩模在IC制造过程中有什么作用参考答案：任何半导体器件及IC都是一系列相联系的基本单元的组合，如导体、半导体及在基片不同层上形成的不同尺寸的隔离材料等。
要制作出这些结构需要一套掩模。
因此掩模是IC 制造过程中必须要经过的一个重要环节。
23、比较整版掩模和单片掩模的区别，并列举三种掩模的制造方法。
参考答案：整版按统一的放大率印制，因此称为1X掩模。
这种掩模在一次曝光中，对应着一个芯片阵列的所有电路的图形都被映射到基片的光刻胶上。
单片版通常把实际电路放大5或10倍，故称作5X或10X掩模。
这样的掩模上的图案仅对应着基片上芯片阵列中的一个单元。
上面的图案可通过步进曝光机映射到整个基片上。
掩模的制造方法：a、图案发生器法；b、x射线制版；c、电子束描述法。
24、光刻的作用是什么列举两种常用曝光方式。
参考答案：光刻是集成电路加工过程中的重要工序，作用是把掩模版上的图形转换成晶圆上的器件结构。
曝光方式：接触式和非接触式25、简述光刻工艺步骤。
参考答案：涂光刻胶，曝光，显影，腐蚀，去光刻胶。
26、光刻胶正胶和负胶的区别是什么参考答案：正性光刻胶受光或紫外线照射后感光的部分发生光分解反应，可溶于显影液，未感光的部分显影后仍然留在晶圆的表面，它一般适合做长条形状；负性光刻胶的未感光部分溶于显影液中，而感光部分显影后仍然留在基片表面，它一般适合做窗口结构，如接触孔、焊盘等。
27、试述曝光时间对设计的图形的影响。
参考答案：曝光时间对设计图形的影响主要是：若曝光时间较长，对于正性光刻胶则得到的图形实际尺寸比预先设计的可能要小；对于负性光刻胶情况正相反。
28、掺杂的目的是什么举出两种掺杂方法并比较其优缺点。
参考答案：掺杂的目的是形成特定导电能力的材料区域，包括N型或P型半导体区域和绝缘层，以构成各种器件结构。
掺杂的方法有：热扩散法掺杂和离子注入法掺杂。
与热扩散法相比，离子注入法掺杂的优点是：可精确控制杂质分布，掺杂纯度高、均匀性好，容易实现化合物半导体的掺杂等；缺点是：杂质离子对半导体晶格有损伤，这些损伤在某些场合完全消除是无法实现的；很浅的和很深的注入分布都难以得到；对高剂量的注入，离子注入的产率要受到限制；一般离子注入的设备相当昂贵，29、IC制造中常采用什么方法形成金属层它的作用是什么参考答案：金属层的形成主要采用物理汽相沉积(Pysical Vapor Deposition，简称PVD)技术。
在半导体工艺发展过程中，主要的PVD技术有蒸镀和溅镀两种。
金属层的作用有：（1）形成器件本身的接触线；（2）形成器件间的互连线；（3）形成焊盘。
30、列举两种集成电路制造中的器件隔离结构，并比较其优缺点。
参考答案：两种最常用的隔离结构：局部氧化隔离法隔离(LOCOS)和浅沟槽隔离(STI)。
局部氧化隔离法会产生“鸟嘴”效应，影响器件的性能；浅沟槽隔离法能有效地减小“鸟嘴”效应。
31、试述“鸟嘴”效应是如何产生的它对MOS器件有什么影响参考答案：通常，IC器件之间通过氧化去来隔离的，在局部氧化隔离工艺中，由于氧化过程中的渗透作用，造成了氧化区具有“鸟嘴形”。
这种形状造成了有源区的变化，器件的宽度不再是版图上所画的。
这就是所谓的“鸟嘴”效应。