数字电路与逻辑设计 第6章计数器11
第六章时序逻辑电路-丽水学院
第六章 时序逻辑电路（14课时）本章教学目的、要求：1．掌握时序逻辑电路的分析方法。
2．掌握常用时序逻辑部件：寄存器、移位寄存器、由触发器构成的同步二进制递 增计数器和异步十进制递减计数器，及由集成计数器构成任意进制计数器。
3．熟悉常用中规模集成时序逻辑电路的逻辑功能及使用方法。
4．掌握同步时序逻辑电路的设计方法。
重点：时序逻辑电路在电路结构和逻辑功能上的特点；同步时序逻辑电路的分析方法；常用中规模集成时序逻辑电路的逻辑功能及使用方法；由集成计数器构成任意进制计数器。
难点：同步时序逻辑电路的设计方法第一节 概述（0.5课时）一、定义：1．定义：任一时刻电路的稳定输出不仅取决于当时的输入信号，而且还取决于电路原来的状态。
2．例：串行加法器：指将两个多位数相加时，采取从低位到高位逐位相加的方式完成相加运算。
需具备两个功能：将两个加数和来自低位的进位相加， 记忆本位相加后的进位结果。
全加器执行三个数的相加运算， 存储电路记下每次相加后的运算结果。
CP a i b i c i-1(Q ) s i c i (D )0 a 0 b 0 0 s 0 c 0 1 a 1 b 1 c 0 s 1 c 1 2 a 2 b 2 c 1 s 2 c2 3．结构上的特点：①时序逻辑电路通常包含组合电路和存储电路两部分，存储电路（触发器）是必不可少的；②存储器的输出状态必须反馈到组合电路的输入端，与外部输入信号共同决定组合逻辑电路的输出。
∑CI COCLKC1<1DQ 'Qia ic i-1c ib is 串行加法器电路二、时序电路的功能描述原状态：q1, q2, …, q l新状态：q1*，q2 *，…，q l*1．逻辑表达式。
Y = F [X，Q] 输出方程。
Z = G [X，Q] 驱动方程（或激励方程）。
Q* = H [Z，Q] 状态方程。
2．状态表、状态图和时序图。
三、时序电路的分类1. 按逻辑功能划分有：计数器、寄存器、移位寄存器、读/写存储器、顺序脉冲发生器等。
北京邮电大学数字电路与逻辑设计本科课件 第六章
Q0
1
C1
R
（1）74161：4位同 D0
& G9
& 1K
步二进制计数器。 功能：二进制加法
G5
& G10G17
FF1 & 1J
Q1
&
1
C1
R
计数、预置数、保持、D1
异步清零等。
CP
1 G2
计数脉冲
G6
& G11
& G12G18
& 1K
FF2 & 1J
Q2
&
1
C1
R
LOAD 为预置数控 D2
制端；
RD
(3)复位功能 复位也称为“清零”，将计数器的状态恢复到0状
态。复位是由复位控制端来控制。复位也分异步复
位和同步复位，异步复位不受时钟的控制，同步复
位除需要复位信号有效外，还必须在时钟的有效边 沿到来才能实现复位。
(4)进位(借位)功能 同步计数器可以有进位(借位)输出信号功能。当计
数器进入最大状态（例如输出全1），会产生进位输 出；或者当减法计数进入最小状态（输出全0），会 产生借位输出。进位／借位输出一般都是宽度等于 一个周期的脉冲，但是，脉冲的极性(正脉冲或负脉 冲)则要取决于具体的芯片，可从手册中的描述或功 能表中获得。
CKB的时钟），实现8421码十进制异步计数；
4.从CKB输入外部时钟，且 QD接到CKA，实现5421
码十进制异步计数。QA
QB
QC
QD
1J SD
C1
1KRD
1J C1
1KRD
1J C1
1KRD
& SD
数字电子技术基础-第六章_时序逻辑电路(完整版)
T0 1
行修改，在0000 时减“1”后跳变 T1 Q0 Q0(Q3Q2Q1)
为1001，然后按
二进制减法计数
就行了。T2 Q1Q0 Q1Q0 (Q1Q2Q3 )
T3 Q2Q1Q0
50
能自启动
47
•时序图 5
分 频
10 分 频c
0
t
48
器件实例：74 160
CLK RD LD EP ET 工作状态 X 0 X X X 置 0（异步） 1 0 X X 预置数（同步） X 1 1 0 1 保持（包括C） X 1 1 X 0 保持（C=0） 1 1 1 1 计数
49
②减法计数器
基本原理：对二进 制减法计数器进
——74LS193
异步置数 异步清零
44
（采用T’触发器，即T=1）
CLKi
CLKU
i 1
Qj
j0
CLKD
i 1
Qj
j0
CLK0 CLKU CLKD
CLK 2 CLKU Q1Q0 CLK DQ1Q0
45
2. 同步十进制计数器 ①加法计数器
基本原理：在四位二进制 计数器基础上修改，当计 到1001时，则下一个CLK 电路状态回到0000。
EP ET 工作状态
X 0 X X X 置 0（异步）
1 0 X X 预置数（同步）
X 1 1 0 1 保持（包括C）
X 1 1 X 0 保持（C=0）
1 1 1 1 计数
39
同步二进制减法计数器 原理：根据二进制减法运算 规则可知：在多位二进制数 末位减1，若第i位以下皆为 0时，则第i位应翻转。
Y Q2Q3
第06章时序逻辑电路习题解
[题6.20]分析图P 6.20给出的电路，说明这是多少进制的计数器，两片之间是多少进制。 74LSl61的功能表见表6.3.4。
解：这是采用整体置数法接成的计数器。 在出现LD'=0信号以前，两片74LSl61均按十六进制计数。即第(1)片到第(2) 片为十六进制。当第(1)片计为2，第(2)片计为5时产生LD'=0信号，待下一个 CLK信号到达后两片74LSl61同时被置零，总的进制为 5 X 16+2+1=83 故为八十三进制计数器。
图A 6.12
[题6.13]试分析图P 6.13的计数器在M=1和M=0时各为几进制。
解：图P6.13电路是采用同步置数法用74160接成的可变进制计数器。在M=1的 状态下，当电路进入Q3Q2Q1Q0=1001(九)以后，LD'=0。下一个CLK到达时将 D3D2D1D0=0100(四)置入电路中，使Q3Q2Q1Q0=0100，再从0100继续作加 法计数。因此，电路在0100到1001这六个状态间循环，构成六进制计数器。同 理，在M=0的情况下，电路计到1001后置入0010(二)，故形成八进制计数器。
[题6.6]分析图P 6.6给出的时序电路，画出电路的状态转换图，检查电路能否自启动，说 明电路实现的功能。A为输入变量。
解：由电路图写出驱动方程为 J1=K1=1 J2=K2=A Q1 将上述驱动方程代入JK触发器的特性方程，得到状态方程 Q1*=Q1' Q2*=A Q1 Q2 输出方程为 Y=AQ1Q2+A'Q1'Q2' 根据状态方程和输出方程画出的状态转换图如图A 6.6所示。因为不存在无效 状态，所以电路不存在自启动与否的问题。 当A=0时电路对CLK脉冲作二进制加法计数，A=1时作二进制减法计数。
数字电路与逻辑设计 第6章计数器11
74190: 4位十进制同步加/减计数器。 74191: 4位二进制同步加/减计数器。
1.
Q0 QA IJA &
集成同步计数器74161
Q1 Q2 Q3 CO QB R IKA & ≥1 IJB & ≥1 & & & & R IKB & QC IJC & ≥1 & & R IKC & QD IJD & ≥1 & R IKD & &
∧
CR LD D3 D2 D1 D 0 1
CR LD D3 D2 D1 D 0 1
∧
CTT CTP CP
1 计数脉冲
由前面例题分析中可以发现，用反馈置零法设计 计数器存在一个普遍规律：
例3：用74161计数器实现模12计数。 Q3Q 2 CR
1 CP
CTP D3D2D1D0 CO CTT
1 CP
例2:分析图示电路的功能
1
CTP CTT D3 D2 D1 D0 CO
74161
Q3 Q2 Q1 Q0
LD
CP
CR
&
2、采用清零法设计任意模值计数器设计步骤
☆
确定有效状态
☆ 找出反馈清零状态 产生反馈清零信号 ☆ 画出计数器的逻辑电路
反馈清0法的基本思想是： 计数器从全0状态S0开始计数，计满 M个状态产生清0信号，使计数器恢复 到初态S0,然后再重复前面过程。
&
&
&
&
1
1
1
&
LD
D0
CR
D1
CP
D2
数字逻辑 第六章习题答案
根据真值表画出激励函数和输出函数卡诺图(略)，化简后可 得：
(5) 画出逻辑电路图 根据激励函数和输出函数表达式，可画出实现给定功能的逻 辑电路如图11所示。该电路存在无效状态10，但不会产生挂 起现象，即具有自启动功能。
7 试用与非门构成的基本R-S触发器设计一个 脉冲异步模4加1计数器。 解（1） 设电路输入脉冲为x，状态变量为 y1y0,其状态表如表9所示。
（2）该电路的状态图、状态表
（3）该电路是一个“x1—x2—x3”序列检测器。
4 分析图7所示脉冲异步时序电路，作出时间 图并说明该电路逻辑功能。
解：（1） 该电路是一个 Moore型脉冲异步时序逻辑 电路,其输出即电路状态。激 励函数表达式为
（2）电路次态真值表
（3）时间图
（4）该电路是一个模4计数器。
(4) 确定激励函数和输出函数 确定激励函数和输出函数时注意： ● 对于多余状态y2y1=10和不允许输入x2x1=11，可作为无关条 件处理； ● 当输入x2x1=00时，电路状态保持不变； ● 由于触发器时钟信号作为激励函数处理，所以，可假定次态 与现态相同时，触发器时钟信号为0，T端为d。 据此，可列出激励函数和输出函数真值表如表8所示。
（2） 根据状态表和RS触发器的功能表，可列出激 励函数真值表如表10所示。
Байду номын сангаас
（3）化简后，可得激 励函数最简表达式为：
（4）根据激励函数表达式，可画出逻辑电路 图如图12所示。
5 用D触发器作为存储元件，设计一个脉冲异 步时序电路。该电路在输入端x的脉冲作用 下，实现3位二进制减1计数的功能，当电 路状态为“000”时，在输入脉冲作用下输 出端Z产生一个借位脉冲，平时Z输出0。
《数字电路与系统设计》第6章习题答案
l ee t h e \1210101…X/Z0/01/0X/Z11…100…6.3对下列原始状态表进行化简： (a)解：1）列隐含表： 2）进行关联比较3）列最小化状态表为：a/1b/0b b/0a/0aX=1X=0N(t)/Z(t)S(t)解：1）画隐含表： 2）进行关联比较： 6.4 试画出用MSI 移存器74194构成8位串行 并行码的转换电路（用3片74194或2片74194和一个D 触发器）。
l ee t-h e \r 91行''' 试分析题图6.6电路，画出状态转移图并说明有无自启动性。
解：激励方程：略 状态方程：略状态转移图 该电路具有自启动性。
6.7 图P6.7为同步加/减可逆二进制计数器，试分析该电路，作出X=0和X=1时的状态转移表。
解：题6.7的状态转移表X Q 4nQ 3nQ 2nQ 1nQ 4n +1Q 3n +1Q 2n +1Q 1n +1Z 0 0 0 0 0 1 1 1 1 1 0 1 1 1 1 1 1 1 0 0 0 1 1 1 0 1 1 0 1 0 0 1 1 0 1 1 1 0 0 0 0 1 1 0 0 1 0 1 1 0 0 1 0 1 1 1 0 1 0 0 0 1 0 1 0 1 0 0 1 0 0 1 0 0 1 1 0 0 0 0 0 1 0 0 0 0 1 1 1 0 0 0 1 1 1 0 1 1 0 0 0 0 1 1 0 0 1 0 1 0 0 0 1 0 1 0 1 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 1 1 0 0 1 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 0 0 1 0 1 0 0 0 1 0 0 1 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 1 1 0 1 0 0 0 1 0 1 0 0 0 1 0 1 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 0 0 1 1 1 0 1 0 1 1 1 1 0 0 0 0 1 1 0 0 0 1 0 0 1 0 1 1 0 0 1 1 0 1 0 0 1 1 0 1 0 1 0 1 1 0 1 1 0 1 1 1 1 0 0 0 1 1 1 0 0 1 1 0 1 0 1 1 1 0 1 1 1 1 0 0 1 1 1 1 0 1 1 1 1 1 11 1116.8分析图6.8电路，画出其全状态转移图并说明能否自启动。
《数字电路与逻辑设计》实验考核抽测,2011年11月
实验一基本逻辑门逻辑实验1、实验器件：74LS00 1片，74LS28 1片2、实验内容：（1）测试二输入四与非门74LS00一个与非门的输入和输出之间的逻辑关系。
（2）测试二输入四或非门74LS28一个或非门的输入和输出之间的逻辑关系。
（3）用与非门实现与门、或门的逻辑关系。
3、实验要求：设计电路，写出逻辑表达式，列出真值表，进行数据分析。
实验二简单组合电路设计1、实验器件：74LS00 1片74LS86 1片2、实验内容：试用与非门和异或门设计一个一位全加器。
3、实验要求：列出真值表，写出逻辑表达式，设计电路。
实验三数据选择器实验1、实验器件：74LS153 1片，示波器2、实验内容：测试74LS153中一个4选1数据选择器的逻辑功能。
四个数据输入引脚C0—C3分别接实验箱上的5 MHz、1 MHz、500 KHz、100 KHz脉冲源。
改变数据选择引脚B、A和使能端S的电平，产生8种不同的组合。
观测数据选择器输出波形的周期，计算频率。
3、实验要求：自己画出电路图，设计数据记录表格，填入所测数据，进行数据分析。
实验四 译码器实验（1）1、实验器件：74LS139 1片2、实验内容：测试74LS139中一个2—4译码器的逻辑功能。
四个译码输出引脚0Y —3Y 接电平指示灯。
改变 引脚S 、A 1、A 0的电平。
观测并记录指示灯的显示状态。
3、实验要求：画出电路图，自己设计数据记录表格，填入所测数据，进行数据分析。
实验五 译码器实验（2）1、实验器件：74LS139 1片2、实验内容：试用74LS139 2—4译码器扩展成3—8译码器。
输出引脚07Y Y 接电平指示灯。
改变引脚S 、A 1、A 0的电平。
观测并记录指示灯的显示状态。
3、实验要求：列出真值表，写出逻辑表达式，设计电路。
实验六 一位全加器的设计1、实验器件：74LS86 1片，74LS08 1片，74LS32 1片2、实验内容：试用与非门、与门、或门设计一个一位全加器。
数字电路与逻辑设计微课版(第6章 时序逻辑电路)教案
第6章时序逻辑电路本章的主要知识点时序逻辑电路的基本知识、时序逻辑电路的分析和设计、关于自启动的修正问题、常用的中规模时序电路。
1.参考学时10学时（总学时32学时，课时为48课时可分配12学时）。
2.教学目标（能力要求）●掌握同步时序逻辑电路的分析和设计方法；●掌握电路挂起的修正方法；●掌握常用的中规模时序逻辑电路（计数器、寄存器）的外部特性及使用方法；●掌握脉冲异步时序逻辑电路的分析和设计方法；●掌握中规模时序逻辑电路的分析和设计方法。
3.教学重点●同步时序逻辑电路的设计：包括设计中的原始状态图、状态表、状态化简、状态编码、确定激励函数和输出函数等；●同步时序逻辑电路的自启动的分析：能根据设计好的电路分析电路是否存在自启动的问题，并学会修正它。
●脉冲异步时序逻辑电路的分析和设计方法：了解和同步时序逻辑电路的分析和设计方法的差异性，并熟练掌握脉冲异步时序逻辑电路的分析和设计方法●中规模时序逻辑电路的外部特性及使用方法：通过理论分析来学习常用中规模时序逻辑电路的外部特性及使用方法，通过具体实例来学习中规模时序逻辑电路的分析和设计方法4.教学难点●原始状态图：学生开始不知道如何增加状态，什么时候增加状态●自启动的修正：学生能分析出挂起，但是对于修正比较困难●脉冲异步时序逻辑电路的分析：当脉冲异步时序逻辑电路的存储电路是没用统一时钟端的钟控触发器时，如何分步找到每个触发器的时钟的跳变时刻对学生来说是一大挑战●计数器的使用方法：掌握置数法、清零法、级联法实现任意模的计数器5.教学主要内容（1）时序逻辑电路概述（15分钟）（2）小规模时序逻辑电路分析（120分钟）➢小规模时序逻辑电路的分析方法和步骤➢小规模同步时序逻辑电路的分析➢小规模异步时序逻辑电路的分析（3）小规模时序逻辑电路设计（180分钟）➢小规模时序逻辑电路的设计方法和步骤➢小规模同步时序逻辑电路的设计➢小规模异步时序逻辑电路的设计（4）常用中规模时序逻辑电路（45分钟）➢集成计数器➢寄存器（5）中规模时序逻辑电路的分析和设计（90分钟）➢中规模时序逻辑电路的分析➢中规模时序逻辑电路的设计6.教学过程与方法（1）时序逻辑电路概述（15分钟）简要介绍时序逻辑电路的结构、特点、分类和描述方法等。
数电第六章时序逻辑电路
• 根据简化的状态转换图，对状态进行编码，画出编码形式 的状态图或状态表
• 选择触发器的类型和个数 • 求电路的输出方程及各触发器的驱动方程 • 画逻辑电路图，并检查电路的自启动能力 EWB
典型时序逻辑集成电路
• 寄存器和移位寄存器 – 寄存器 – 移位寄存器 –集成移位寄存器及其应用 • 计数器 – 计数器的定义和分类 – 常用集成计数器 • 74LVC161 • 74HC/HCT390 • 74HC/HCT4017 – 应用 • 计数器的级联 • 组成任意进制计数器 • 组成分频器 • 组成序列信号发生器和脉冲分配器
– 各触发器的特性方程组：Q n1 J Q n KQ n CP
2. 将驱动方程组代入相应触发器的特性方程,求出各触发器 的次态方程,即时序电路的状态方程组
n n FF0：Q0 1 Q 0 CP n n n FF1：Q1 1 A Q0 Q1 CP
同步时序逻辑电路分析举例(例6.2.2C)
分析时序逻辑电路的一般步骤
• 根据给定的时序电路图写方程式 – 各触发器的时钟信号CP的逻辑表达式(同步、异步之分) – 时序电路的输出方程组 – 各触发器的驱动（激励）方程组 • 将驱动方程组代入相应触发器的特性方程,求出各触发器 的次态方程,即时序电路的状态方程组 • 根据状态方程组和输出方程组,列出该时序电路的状态 表,画状态图或时序图 • 判断、总结该时序电路的逻辑功能
• 电路中存在反馈
驱动方程、激励方程: E F2 ( I , Q )
状态方程 : Q n1 F3 ( E , Q n ) • 电路状态由当前输入信号和前一时刻的状态共同决定
• 分为同步时序电路和异步时序电路两大类
什么是组合逻辑电路?
数字电路第6章(1时序逻辑电路分析方法)
数字电路第6章(1时序逻辑电路分析方法)1、第六章时序规律电路本章主要内容6.1概述6.2时序规律电路的分析方法6.3若干常用的时序规律电路6.4时序规律电路的设计方法6.5时序规律电路中的竞争-冒险现象1.时序规律电路的特点2.时序规律电路的分类3.时序规律电路的功能描述方法§6.1概述一、时序规律电路的特点1、功能：任一时刻的输出不仅取决于该时刻的输入；还与电路原来的状态有关。
例:串行加法器:两个多位数从低位到高位逐位相加一、时序规律电路的特点2.电路结构①包含存储电路和组合电路，且存储电路必不行少；②存储电路的输出状态必需反馈到组合电路输入端，与输入变量共同确定组合规律的输出。
yi:输出信号xi:输2、入信号qi:存储电路的状态zi:存储电路的输入可以用三个方程组来描述：Z=G(X,Q)二、时序电路的分类1.依据存储电路中触发器的动作特点不同时序电路存储电路里全部触发器有一个统一的时钟源;触发器状态改变与时钟脉冲同步.同步：异步：没有统一的时钟脉冲，电路中要更新状态的触发器的翻转有先有后，是异步进行的。
二、时序电路的分类2.依据输出信号的特点不同时序电路输出信号不仅取决于存储电路的状态，而且还取决于输入变量。
Y=F(X,Q)米利(Mealy)型：穆尔(Moore)型：输出状态仅取决于存储电路的状态。
犹如步计数器Y=F(Q)三、时序规律电路的功能描述方法描述方法3、规律方程式状态转换表状态转换图时序图三、时序规律电路的功能描述方法(1)规律方程式：写出时序电路的输出方程、驱动方程和状态方程。
输出方程反映电路输出Y与输入X和状态Q之间关系表达式；驱动方程反映存储电路的输入Z与电路输入X和状态Q之间的关系状态方程反映时序电路次态Qn+1与驱动函数Z和现态Qn之间的关系三、时序规律电路的功能描述方法(2)状态〔转换〕表：反映输出Z、次态Qn+1和输入X、现态Qn间对应取值关系的表格。
(3)状态〔转换〕图：(4)时序图：反映时序规律电路状态转换规律及相应输入、输出取值关系的有向图形。
数字电路与逻辑 第6章
CP 1 2 3 4 5 6 7 8 9
A 111100000
Q1 0 1 1 0 0 0 1 1 0
Q0 0 1 0 1 0 1 0 1 0
n 1 1
Q1n1 1 1 0 0 0 1 1 0 0
Q0n1 1 y0n211 0 1 0 1 0 1
状态表
现态 y1n次1态 Q1n1 Q0n1
yn2 1
器的逻辑功能及其应用； 5. 了解时序可编程器件。
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6.1 时序逻辑电路基本概念 6.1.1 时序逻辑电路模型与分类
1. 时序电路的模型
时序逻辑电路由进行逻 辑运算的组合电路和起 记忆作用的存储电路组 成。电路模型如图。
输入信号 I，I=( I1，I2，···，Ii )
触发器或锁存器构成
其余五个状态为无效状态。 无论电路的初始能力称为自启动能力。
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6.2 同步时序电路分析
6.2.2 同步时序逻辑电路分析举例
例6.2.3 根据状态图画出时序图
4. 确定其逻辑功能 由状态图可见，电路的有 效状态是三位循环码；
输出信号 O，O=( O1，O2，···，Oj )
激励信号 E，E=( E1，E2，···，Ek ) ——存储电路的输入信号
状态信号 S，S=( S1，S2，···，Sm ) ——存储电路的输出信号
输出方程组： O=f ( I，S) ——输出信号是输入I与状态S的函数
激励方程组： E= g ( I，S) ——激励信号是输入I与状态S的函数
Z↑借位操作
Z↓进位操作
4. 确定电路的逻辑功能：电路是一个2位二进制数可逆计数器，输出
Z作为进位或借位操作。
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6.2 同步时序电路分析
《数字电子技术》详细目录
《数字电子技术》目录第1章数制与编码1.1 数字电路基础知识1.1.1 模拟信号与数字信号1.1.2 数字电路的特点1.2 数制1.2.1 十进制数1.2.2 二进制数1.2.3 八进制数1.2.4 十六进制数1.3 数制转换1.3.1 二进制数与八进制数的相互转换1.3.2 二进制数与十六进制数的相互转换1.3.3 十进制数与任意进制数的相互转换1.4 二进制编码1.4.1 加权二进制码1.4.2 不加权的二进制码1.4.3 字母数字码1.4.4 补码1.5带符号二进制数的加减运算1.5.1 加法运算1.5.2 减法运算第2章逻辑门2.1 基本逻辑门2.1.1 与门2.1.2 或门2.1.3 非门2.2 复合逻辑门2.2.1 与非门2.2.2 或非门2.2.3 异或门2.2.4 同或门2.3 其它逻辑门2.3.1 集电极开路逻辑门2.3.2 集电极开路逻辑门的应用2.3.3 三态逻辑门2.4 集成电路逻辑门2.4.1 概述2.4.2 TTL集成电路逻辑门2.4.3 CMOS集成电路逻辑门2.4.4 集成逻辑门的性能参数2.4.5 TTL与CMOS集成电路的接口*第3章逻辑代数基础3.1 概述3.1.1 逻辑函数的基本概念3.1.2 逻辑函数的表示方法3.2 逻辑代数的运算规则3.2.1 逻辑代数的基本定律3.2.2 逻辑代数的基本公式3.2.3 摩根定理3.2.4 逻辑代数的规则3.3 逻辑函数的代数化简法3.3.1 并项化简法3.3.2 吸收化简法3.3.3 配项化简法3.3.4 消去冗余项法3.4 逻辑函数的标准形式3.4.1 最小项与最大项3.4.2 标准与或表达式3.4.3 标准或与表达式3.4.4 两种标准形式的相互转换3.4.5 逻辑函数表达式与真值表的相互转换3.5 逻辑函数的卡诺图化简法3.5.1 卡诺图3.5.2 与或表达式的卡诺图表示3.5.3 与或表达式的卡诺图化简3.5.4 或与表达式的卡诺图化简3.5.5 含无关项逻辑函数的卡诺图化简3.5.6 多输出逻辑函数的化简*第4章组合逻辑电路4.1 组合逻辑电路的分析4.1.1 组合逻辑电路的定义4.1.2 组合逻辑电路的分析步骤4.1.3 组合逻辑电路的分析举例4.2 组合逻辑电路的设计4.2.1 组合逻辑电路的一般设计步骤4.2.2 组合逻辑电路的设计举例4.3 编码器4.3.1 编码器的概念4.3.2 二进制编码器4.3.3 二－十进制编码器4.3.4 编码器应用举例4.4 译码器4.4.1 译码器的概念4.4.2 二进制译码器4.4.3 二－十进制译码器4.4.4 用译码器实现逻辑函数4.4.5 显示译码器4.4.6 译码器应用举例4.5 数据选择器与数据分配器4.5.1 数据选择器4.5.2 用数据选择器实现逻辑函数4.5.3 数据分配器4.5.4 数据选择器应用举例4.6 加法器4.6.1 半加器4.6.2 全加器4.6.3 多位加法器4.6.4 加法器应用举例4.6.5 加法器构成减法运算电路*4.7 比较器4.7.1 1位数值比较器4.7.2 集成数值比较器4.7.3 集成数值比较器应用举例4.8 码组转换电路4.8.1 BCD码之间的相互转换4.8.2 BCD码与二进制码之间的相互转换4.8.3 格雷码与二进制码之间的相互转换4.9 组合逻辑电路的竞争与冒险4.9.1 冒险现象的识别4.9.2 消除冒险现象的方法第5章触发器5.1 RS触发器5.1.1 基本RS触发器5.1.2 钟控RS触发器5.1.3 RS触发器应用举例5.2 D触发器5.2.1 电平触发D触发器5.2.2 边沿D触发器5.3 JK触发器5.3.1 主从JK触发器5.3.2 边沿JK触发器5.4 不同类型触发器的相互转换5.4.1 概述5.4.2 D触发器转换为JK、T和T＇触发器5.4.3 JK触发器转换为D触发器第6章寄存器与计数器6.1 寄存器与移位寄存器6.1.1 寄存器6.1.2 移位寄存器6.1.3移位寄存器应用举例6.2 异步N进制计数器6.2.1 异步n位二进制计数器6.2.2 异步非二进制计数器6.3 同步N进制计数器6.3.1 同步n位二进制计数器6.3.2 同步非二进制计数器6.4 集成计数器6.4.1 集成同步二进制计数器6.4.2 集成同步非二进制计数器6.4.3 集成异步二进制计数器6.4.4 集成异步非二进制计数器6.4.5 集成计数器的扩展6.4.6 集成计数器应用举例第7章时序逻辑电路的分析与设计7.1 概述7.1.1 时序逻辑电路的定义7.1.2 时序逻辑电路的结构7.1.3 时序逻辑电路的分类7.2 时序逻辑电路的分析7.2.1时序逻辑电路的分析步骤7.2.2 同步时序逻辑电路分析举例7.2.3 异步时序逻辑电路分析举例7.3 同步时序逻辑电路的设计7.3.1 同步时序逻辑电路的基本设计步骤7.3.2 同步时序逻辑电路设计举例第8章存储器与可编程器件8.1 存储器概述8.1.1 存储器的分类8.1.2 存储器的相关概念8.1.3 存储器的性能指标8.2 RAM8.2.1 RAM分类与结构8.2.2 SRAM8.2.3 DRAM8.3 ROM8.3.1 ROM分类与结构8.3.2 掩膜ROM8.3.3 可编程ROM8.3.4 可编程ROM的应用8.4 快闪存储器（Flash Memory）8.4.1 快闪存储器的电路结构8.4.2 闪存与其它存储器的比较8.5 存储器的扩展8.5.1 存储器的位扩展法8.5.2 存储器的字扩展法8.6 可编程阵列逻辑8.6.1 PAL的电路结构8.6.2 PAL器件举例8.6.3 PAL器件的应用8.7 通用阵列逻辑8.7.1 GAL的性能特点8.7.2 GAL的电路结构8.7.3 OLMC8.7.4 GAL器件的编程与开发8.8 CPLD、FPGA和在系统编程技术8.8.1 数字可编程器件的发展概况8.8.2数字可编程器件的编程语言8.8.3数字可编程器件的应用实例第9章D/A转换器和A/D转换器9.1 概述9.2 D/A转换器9.2.1 D/A转换器的电路结构9.2.2 二进制权电阻网络D/A转换器9.2.3 倒T型电阻网络D/A转换器9.2.4 D/A转换器的主要技术参数9.2.5 集成D/A转换器及应用举例9.3 A/D转换器9.3.1 A/D转换的一般步骤9.3.2 A/D转换器的种类9.3.3 A/D转换器的主要技术参数9.3.4 集成A/D转换器及应用举例第10章脉冲波形的产生与整形电路10.1 概述10.2 多谐振荡器10.2.1 门电路构成的多谐振荡器10.2.2 采用石英晶体的多谐振荡器10.3 单稳态触发器10.3.1 门电路构成的单稳态触发器10.3.2 集成单稳态触发器10.3.3 单稳态触发器的应用10.4 施密特触发器10.4.1 概述10.4.2 施密特触发器的应用10.5 555定时器及其应用10.5.1 电路组成及工作原理10.5.2 555定时器构成施密特触发器10.5.3 555定时器构成单稳态触发器10.5.4 555定时器构成多谐振荡器第11章数字集成电路简介11.1 TTL门电路11.1.1 TTL与非门电路11.1.2 TTL或非门电路11.1.3 TTL与或非门电路11.1.4 集电极开路门电路与三态门电路11.1.5 肖特基TTL与非门电路11.2 CMOS门电路11.2.1 概述11.2.2 CMOS非门电路11.2.3 CMOS与非门电路11.2.4 CMOS或非门电路11.2.5 CMOS门电路的构成规则11.3 数字集成电路的使用。
数字电路与逻辑设计 徐秀平 第六章答案
读/写信号： W R 片选信号： CS
地址线： A0 ~ A7 , A8 , A9 读/写信号： W R
五邑大学
6.3 半导体存储器容量扩展
每一片256×8的A0～ A7可提供28＝256个地址，为0～0到1～1，用扩展 的字A8、 A9构成的两位代码区别四片256×8的RAM，即将A8、 A9译成四 个低电平信号，分别接到四片256×8RAM的CS ，如下表 数
内容丢失)，不能随便撕下。 586以后的ROM BIOS多采用E2PROM(电可擦写只
读ROM)，通过跳线开关和系统配带的驱动程序盘，可
以对E2PROM进行重写，方便地实现BIOS升级。
五邑大学
6.1 半导体存储器的分类
ROM存储器的应用实例
数 字 电 路 与 逻 辑 设 计
• U盘是采用flash memory(也称闪存)存储技术的USB设备. USB （Universal Serial Bus）指“通用串行接口”，用 第一个字母U命名，所以简称“U盘”。 • 最新的数码存储卡是一种不需要电来维持其内容的固态
1
2
1
0
D1 W1 W2 W3
1
0
D2 W0 W2 W3
D3 W1 W3
存 储 内 容 D3 D2 D1 D0
3
1
0
1
0
0
1 0 1
1
0 1 1
0
1 1 1
1
0 1 0
存储器的容量：存储器的容量=字数（m）×字长（n）
五邑大学
6.3 半导体存储器容量扩展
1．位扩展
数 用8片1024（1K）×1位RAM构成的1024×8位RAM系统。 字 I/O I/O I/O 电 I/O I/O I/O 路 ... 102 4×1R AM 102 4×1R AM 102 4×1R AM 与 A A ... A R/W CS A A ... A R/W CS A A ... A R/W CS 逻 辑 A A 设A 计 R/W
数字逻辑设计第6章 时序逻辑电路习题与解答
L’／C 为 1 时，装入无效，161 对输入的 CLK 进行计数。 L’／C 为 1 或为 O 时，装入有效，而装入值为 D3=Q2，D2=Q1，D1=Q0，D0=串 行输入数据，所以该电路的功能将数据左移，低位补的是串行输入数据。 6-11 试分析图 6-74 的计数器在 C=1 和 C=0 时各为几进制计数器?
第 6 章 习题
6-1 说明时序电路和组合电路在逻辑功能和电路结构上有何不同?
题 6-1 答：
逻辑功能上，时序电路任一时刻的输出不仅取决于当时的输入，而且与电路 的原状态有关。
结构上的特点有两点： (1)时序电路中包含存储元件，通常由触发器构成。 (2)时序电路的存储元件的输出和电路输入之间存在着反馈连接。
Q2Q1Q0
000
/0
/1
001
/0
010
/0
101
/0
100
/0
011
由状态转换图可画出 Q2Q1Q0 和输出 F 的状态卡诺图如下：
Q1Q0 Q2 00 01 11 10
00
0
10
Q1Q0
Q2
00
01 11 10
00
10
0 10
11 0 X X
(a)Q2 卡诺图
Q1Q0 Q2 00 01 11 10
6-3 试分析图 6-69 所示时序逻辑电路的逻辑功能，写出电路的驱动方程、状态 方程和输出方程，画出电路的状态转换图。
F
FF0
DQ >C 1 Q
CLK
FF1
DQ >C 1 Q
图 6-69
题 6-3 解：根据图 6-69 可写出如下驱动方程：
数字电子技术 第6章 寄存器与计数器
68
工作原理分析
69
74LS90具有以下功能：（1）异步清零。（2）异步置9。（3） 正常计数。（4）保持不变。
70
例6-7 分别采用反馈清零法和反馈置9法，用 74LS90构成8421BCD码的8进制加法计数器。 解：（1）采用反馈清零法。
71
（2）采用反馈置9法。
首先连接成8421BCD码十进制计数器，然后在此基础 上采用反馈置9法。8进制加法计数器的计数状态为 1001、0000～0110，其状态转换图如图（a）所示。
41
6.4.1
集成同步二进制计数器
其产品多以四位二进制即十六进制为主，下面 以典型产品 74LS161为例讨论。
42
① 异步清零。当CLR=0时，不管其它输入信号的状 态如何，计数器输出将立即被置零。
43
② 同步置数。当CLR=1（清零无效）、LD=0时， 如果有一个时钟脉冲的上升沿到来，则计数器输出 端数据Q3～Q0等于计数器的预置端数据D3～D0。
13
例6-1 对于图6-4所示移位寄存器，画出下图所示输入 数据和时钟脉冲波形情况下各触发器输出端的波形。 设寄存器的初始状态全为0。
14
2. 集成电路移位寄存器 常用集成电路移位寄存器为74LS194，其逻辑符号和 引脚图如图所示。
15
16
例6-2 利用两片集成移位寄存器74LS194扩展成一 个8位移位寄存器。
连 接 规 律 加 法 计 数 减 法 计 数 T＇触发器的触发沿 上 升 沿 下 降 沿
CPi Q i 1
CPi Qi 1
CPi Q i 1
例子
25
CPi Qi 1
6.2.2
异步非二进制计数器
数字逻辑电路与系统设计第6章习题及解答
第6章题解：6.1 试用4个带异步清零和置数输入端的负边沿触发型JK 触发器和门电路设计一个异步余3BCD 码计数器。
题6.1 解：余3BCD 码计数器计数规则为：0011→0100→…→1100→0011→…，由于采用异步清零和置数，故计数器应在1101时产生清零和置数信号，所设计的电路如图题解6.1所示。
CLK13图 题解6.1题6.2 试用中规模集成异步十进制计数器74290实现模48计数器。
题6.2 解：6.3 试用D 触发器和门电路设计一个同步4位格雷码计数器。
题6.3 解：根据格雷码计数规则，Q 3 Q 2Q 1 Q 0计数器的状态方程和驱动方程为:1333031210122202131011110320320100321321321321n n n n n n n nn n n n n n n n n n n n n n n n n n n n n n n n n n n n n n Q D Q Q Q Q Q Q Q Q D Q Q Q Q Q Q Q QD Q Q Q Q Q Q Q QQ D Q Q Q Q Q Q Q Q Q Q Q Q ++++==++==++==++==+++按方程画出电路图即可，图略。
题 6.4 解：反馈值为1010。
十一进制计数器6.5 试用4位同步二进制计数器74163实现十二进制计数器。
74163功能表如表6.4所示。
题 6.5 解：可采取同步清零法实现。
电路如图题解6.5所示。
题 6.6 解： 当M=1时：六进制计数器 当M=0时：八进制计数器图题解6.5图题解6.56.7 试用4位同步二进制计数器74163和门电路设计一个编码可控计数器，当输入控制变量M=0时，电路为8421BCD 码十进制计数器，M=1时电路为5421BCD 码十进制计数器，5421BCD 码计数器状态图如下图P6.7所示。
74163功能表如表6.4所示。
图 P 6.7Q 3Q 2Q 1Q 01010题6.7 解：实现8421BCD 码计数器，可采取同步清零法；5421BCD 码计数器可采取置数法实现，分析5421BCD 码计数规则可知，当21Q =时需置数，应置入的数为：32103000D D D D Q =。
数字电路第6章习题参考答案
电路 如图
1010
1001
1000 0111 0110 (b)
19
利用后十一个态，反馈置位信号直接由进位端Oc=QDQCQBQA 引 入，预置数为16-11=5=0101，状态迁移关系如下：
QDQCQBQA 0101
0110 0111
1000
1001 1010 电路 如图
1111
1110
1101
1100
励议程和时钟议程为：F1:(LSB) CP1=CP,J1=Q4,K1=1（书上有错）
F2:
CP2=Q1,J2=K2=1
F3:
CP3=Q2,J3=K3=1
F4:(MSB) CP4=CP,J4=Q1Q2Q3,K4=1
要求：（1）画出该计数器逻辑电路图；
（2）该计数器是模几计数器；
（3）画出工作波形图（设电路初始状态为0000）。
01 01 01 01
00 00 10 10
00 00
3
1001
1010
1111
0000 0001 0010 0011
1000
1011
1100
0100
1101
1110
0111 0110 0101
（3）画出工作波形图（设电路初始状态为0000）。
4
6.3 设计一个计数电路，在CP脉冲作用下，3个触发器QA,QB,QC 及输出C的波形图如图所示（分别选用JK触发器和D触发器）。 QC为高位， QA为低位。
00 1 1 X 0 01 0 0 X X
11 0 0 X X 10 1 1 X X
Q 2n1Q 1nQ 2nQ 1nQ 2n
J 4 Q3nQ2 nQ1n K 4 1 J 3 Q2 nQ1n K 3 Q2 nQ1n J 2 K 2 Q1n
精品文档-数字电路与系统设计(第二版)(邓元庆)-第6章
第6章
从表6- 1中可以看出，为了得到应该输出的电压，只要保
证输入D2D1D0=100时输出电压UO = 0即可。为此，在求和放大器的 输入端增加了偏移电压UB和偏移电阻RB。根据图6- 8所示电路， 为 了使输入D2D1D0=100时输出电压UO = 0，电流IΣ和偏移电流IB之和 必须为零，则有：
n1
Di 2i
i0
(6-9) (6-10)
第6章 3. 倒T型电阻网络DAC电路
图6- 7所示为4位倒T型电阻网络DAC电路的原理图， 它同样 由R- 2R电阻网络、单刀双掷模拟开关（S0、S1、S2和S3）、 基准电 压UREF和求和放大器四部分构成。它与T型电阻网络DAC电路的区别在 于：
① 电阻网络呈倒T型分布。
第6章
4. 双极性DAC电路
偏移二进制码是在带符号二进制码的基础上加上一个偏移 量得到的。n位二进制数D 的偏移二进制码为
DB = DC＋2n
(6- 14)
式中2n 就是偏移量，DC是n位二进制数D 的补码。例如一个正的3 位二进制数D = (+110)2，其补码为(0110)2，则对应的偏移二进制 码为：
U LSB
| U REF 2n
|
(6-16)
第6章
满量程输出电压UFSR定义为：输入数字量的所有位均为1 时， DAC输出模拟电压的幅度。有时也把UFSR称为最大输出电压 Umax。 对于n位DAC电路，满量程输出电压UFSR为
U FSR
2n 1 2n
| U REF
|
(6-17)
对于电流输出的DAC，则有ILSB和IFSR两个概念，其含义与 ULSB和UFSR相对应。有时也将ULSB和ILSB简称为LSB，将UFSR和IFSR简称 为FSR（Full Scale Range）。
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计数器的模 计数器所能计算的脉冲数目的最大值
（即电路所能表示状态数目的最大值）
二、计数器的分类
按触发器的翻转次序，分为同步和异步计数器 按进位制，分为模二、模十和任意模计数器 按逻辑功能，分为加法、减法和可逆计数器 按集成度，分为小规模与中规模集成计数器
三、集成同步计数器 介绍:
异步清除：当CR=0时,Q均为0
74161 4位二进制加法计数（异步清除）
74160 十进制同步计数器（异步清除）
同步清除： 是当CR=0时，在时钟信号作用下， 实现清除。 74163 4位二进制加法计数（同步清除） 74162 十进制同步计数器（同步清除）
集成同步计数器
74192:双时钟触发的4位十进制同步加/减计数器. 74193: 双时钟触发的4位二进制同步加/减计数器.
74161 CR
CP
1 0
1 01 0 0 0
&
1 0
G2
G1 G3 &
1 2
3
&
1 0
当第十个CP↑到来： 基本触发器Q=0，/CR=0, 使Q3Q2Q1Q0=0000。 当第十个CP↓到来： 1Q 0 基本触发器Q=1， /CR=1。 10 在第十个CP的↑或↓沿的 作用下，Q端输出的清0信号 宽度和计数脉冲CP=1的持续 时间相同。足以保证各级触 发器能正常工作。
∧
CR LD D3 D2 D1 D 0 1
CR LD D3 D2 D1 D 0 1
∧
CTT CTP CP
1 计数脉冲
由前面例题分析中可以发现，用反馈置零法设计 计数器存在一个普遍规律：
例3：用74161计数器实现模12计数。 Q3Q 2 CR
1 CP
CTP D3D2D1D0 CO CTT
1 CP
例1、用74161组成十进制(N=10)计数器
解：
用CR 0实现反馈置0 。
选择初态为0，0~9为有效状态，10~15为 无效状态。 CR=Q3Q1 ☆ 当输入十个CP脉冲，Q3Q2Q1Q0=1010时， 强制计数器置0。强制置0信号是异步置0，与 CR Q3Q1 0 计数器其它状态无关。因而1010这个状态不 计算在主循环内。
74161
Q3 Q2 Q1 Q0
CR
LD
CP
&
0 1 2 3 4 5 6 7 8 9 10
CR=Q3Q1
功能：M=10同步计数器
1
☆ 为什么1010状态不算在主循 环内，用波形图说明
CP
Q0 Q1 Q2 Q3 CR
CTP D3D2D1D0CO CTT 74161 CR
LD Q3Q2 Q1Q0
1
2
3
CP
LD: 同步预置，低电平有效
Q3 ~ Q0:数据输出端 CTP、CTT：使能端，多片级联
2）74161逻辑功能描述
CTP CTT D3 D2 D1 D0 CO CR 0
74161逻辑功能表
清零 预置 使能 LD CTT CTP × × × 时钟 预置数据 输入 输 出
CP D3D2D1D0
× ××××
假设:Q1比Q3速度快，低位先翻。
CP Q0 Q1 Q2 Q3
CR
1
2
3
4
5
6
7
8
9 10
当Q1由1→0，Q3没来的及翻，/CR早已变为1 ，造成Q3Q2Q1Q0＝1000 。发生错误计数
1
CTP D3D2D1D0 CO CTT
加基本RS触发器，使 /CR 脉冲宽度变宽
LD Q Q Q Q 3 2 1 0
G2
基本触发器Q=0，/CR=0,使 Q3Q2Q1Q0=0000。
CP
1 0
1 01 0 0 0
&
G1 G3 &
1 2
3
&
1 0
Q
1Q 0
当第十个CP↓到来：
基本触发器Q=1，/CR=1。
在第十个CP的↑或↓沿的作用 下，Q端输出的清0信号宽度和计 数脉冲CP=1的持续时间相同。足 以保证各级触发器能正常工作。
1
CTP CTT D3 D2 D1 D0 CO
采用CT74161
态序表 Q3 Q2 Q1 Q0 CR 0 0 0 0 0 0 0 0 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 0 1 1 0 0 1 1 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 1 1 1 1 1 1 1 1 1 0
&
&
&
&
1
1
1
&
LD
D0
CR
D1
CP
D2
D3
CTP CT T
1、集成同步计数器—74161
1). 逻辑符号
四个J-K触发器构成 D3 ~ D0:数据输入端 CP: 时钟输入, 上升沿有效 CR: 异步清零, 低电平有效
CTP
CTT D3 D2 D1 D0 CO
74161
Q3 Q2 Q1 Q0
CR
LD
CP Q0 Q1 Q2 Q3
CR
1
2
3
4
5
6
7
8
9 10
当Q1由1→0，Q3没来的及翻，/CR早已变为1 ，造成Q3Q2Q1Q0＝1000 。发生错误计数
1
CTP D3D2D1D0 CO CTT
加基本RS触发器，使 /CR 脉冲宽度变宽
LD Q Q Q Q 3 2 1 0
74161 CR
当第十个CP↑到来： 1 0
2 、四位二进制同步计数器——CT74163
CT74163功能表 CT74161功能表
输 CP Ф ↑ ↑ Ф Ф ↑ CR 0 1 1 1 1 LD Ф 0 1 1 1 Ф Ф 0 Ф 1 入 CTT CT P Ф Ф Ф 0 1 输 A B C D ФФФФ 0 AB C D ФФФФ 保 ФФФФ 保 ФФФФ 计 0 出 Q A QB QC QD 0 持 持 数 0 C D A B
例2:分析图示电路的功能
1
CTP CTT D3 D2 D1 D0 CO
74161
Q3 Q2 Q1 Q0
LD
CP
CR
&
2、采用清零法设计任意模值计数器设计步骤
☆
确定有效状态
☆ 找出反馈清零状态 产生反馈清零信号 ☆ 画出计数器的逻辑电路
反馈清0法的基本思想是： 计数器从全0状态S0开始计数，计满 M个状态产生清0信号，使计数器恢复 到初态S0,然后再重复前面过程。
☆
Q3Q2Q1Q0 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 1 (1 0 1 0) 1 0 1 1
1 1 1 1
反馈电路是一个二输入与非门
最后画出原理电路图：
1
CTP
CTT
D3 D2 D1 D0
CO
74161
Q3 Q2 Q1 Q0
CR
LD
CP
&
假设:Q1比Q3速度快，低位先翻
常用时序逻辑电路：计数器
1. 掌握计数器的基本概念及分类; 2. 学会通过功能表了解计数器的逻辑功能； 3. 灵活运用中规模计数器模块分析设计任 意模计数电路。
一、计数器的概念
计数器
用来计算输入脉冲数目的时序逻辑电路。它是用 电路的不同状态来表示输入脉冲的个数。
电路作用：分频、定时、产生脉冲序列、数字运算等；
1
1
1
1
+ 0
0
0
1
1 × × × × CR A B C D CTT CO CTP 74161(A) ＞CP Q Q Q Q LD
A B C D
1 × × × ×
1
1
1
CR A B C D CTT CO 1 CTP 74161(B) LD ＞CP Q A QB Q CQ D
1
串行进位 异步级联
计数状态 : 0000 0000 ～1111 1111
Q
4
5
6
7
8
9
CP Q0 Q1 Q2 Q3 G1 CR
利用异步清零法实现模10计数的波形图： 1 2 3 4 5 6 7 8 9 10
(一）反馈清零法
采用CT74161 态序表 N Q3 Q 2 Q 1 Q 0 0 1 2 3 4 5 6 7 8 9 10 11 12 0 0 0 0 0 0 0 0 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 0 1 0 1 0 1 0 1 0 1 0
4
5
6
7
8
9
10
CP
&
同步计数器最低位Q0在CP↑ 翻转。先画最低位Q0
Q1在Q0↓翻 Q2在Q1↓翻 Q3在Q2↓翻 当第十个脉冲上升沿到达后Q3Q2Q1Q0＝1010,/CR＝0。只要 /CR=0,计数器强制置0。1010只能使Q3Q1出现一个很窄的小毛刺。 缺点:Q1输出波形上有毛刺。造成/CR脉冲宽度太窄，清0不可靠。
时钟 CP 预置数据输入 D3 D2 D1 D0 输出 Q3 Q2 Q1 Q0 工作模式
0
1 1 1 1
×
0 1 1 1
×
× 0 1 1
×
× × 0 1
×
↑ × × ↑
×
× × ×
×
× × ×
×
× × ×
×
× × ×
0
0
0
0
异步清零
同步置数 数据保持 数据保持 加法计数