合肥工业大学 数字逻辑实验报告

A、B 选择输入端 1C0～1C3、2C0～2C3 数据输入端 1G、2G 选通输入端（低电平有效） 1Y、2Y 数据输出端 5、74LS139 ：当选通端（G1）为高电平，可将地址端（A、B）的二进制编码在一个对应的 输出端以低电平译出。 若将选通端（G1）作为数据输入端时，139 还可作数据分配器。
L H H H
输入
输出
功能
/CR
L H H H H H H
M1 × H L L H H L
M0 × H H H L L L
CP × ↑ ↑ ↑ ↑ ↑ ×
表 1.2
74LS68 真值表
S 0 1 1 0 1 0 0 1
CO 0 0 0 1 0 1 1 1
5. 74LS153 实验接线图和 74LS153 真值表（4 选 1 数据选择器） 4 个数据输入引脚 C0─C3 分别接实验台上的 10MHz、1MHz、500KHz、100KHz 脉冲源。变 化地址选择引脚 A、B 和使能引脚 G 的电平，产生不同的组合。观测并记录每种组合下数据 选择器的输出波形。Output 输出送到示波器上的红色线端，示波器上的黑色线端接地。 观察示波器上输出波形和右下方频率的数值。K1、K2 和 K3 是实验箱上 3 个不同的开关。
引脚 3
74LS00 真值表
2.测试 74LS28 逻辑关系接线图及测试结果（或非门） 输 引脚 2 L L H H 图 1.2 测试 74LS28 逻辑关系接线图 表 1.2 入 引脚 3 L H L H 74LS28 真值表 输 H L L L 出
引脚 1
3．测试 74LS86 逻辑关系接线图及测试结果（异或门）
输 引脚 1 L L H H
入 引脚 2 L H L H
输 L H H L
出
引脚 3
图 1.3 测试 74LS86 逻辑关系接线图 4. 用与非门 74LS00 和异或门 74LS86 设计一个全加器 真值表： A 0 0 0 0 1 1 1 1 函数： S=A⊕B⊕CI 集成电路： CO=AB+(A⊕B)CI B 0 0 1 1 0 0 1 1 CI 0 1 0 1 0 1 0 1
4、74LS194 芯片：当清除端（CLEAR）为低电平时，输出端（QA－QD）均为低电 平。当工作方式控制端（S0、S1）均为高电平时，在时钟（CLOCK）上升沿作用下，并 行数据（A－D）被送入相应的输出端 QA－QD。此时串行数据（DSR、DSL）被禁 止。当 S0 为高电平、S1 为低电平时，在 CLOCK 上升沿作用下进行右移操作，数据由 DSR 送入。当 S0 为低电平、S1 为高电平时，在 CLOCK 上升沿作用下进行操作，数据 由 DSR 送入。当 S0 和 S1 均为低电平时，CLOCK 被禁止。对于 54（74）194，只有 当 CLOCK 为高电平时 S0 和 S1 才可改变。
2、 实验内容 2 的的接线图、测试步骤（D 触发器验证）
上图是测试 D 触发器的接线图，K1、K2、K3 是电平开关输出，LED0、LED1 是电 平指示灯，AK1 宽单脉冲，1MHz、10MHz 是时钟脉冲。左图为单次脉冲的测试，右图 为连续脉冲的测试。 测试步骤如下： （1） CLR = 0，PR = 1，测得 Q =1 ，Q =0 。 （2） CLR = 1，PR = 1，测得 Q =1 ，Q =0 。 （3） CLR = 1，PR = 0，测得 Q =0 ，Q =1 。 （4） CLR = 1，PR = 1，测得 Q =1 ，Q =0 。 （5） CLR = 1，PR = 1，D = 1，CK 接宽单脉冲，按按钮，测得 Q =0 ，Q =1 。 （6） CLR = 1，PR = 1，D = 0，CK 接宽单脉冲，按按钮，测得 Q =1 ，Q =0 。 （7） CLR = 1，PR = 1，D 接 1MHz 脉冲，CK 接 10MHz，在示波器上同时观测 Q、CLK
Байду номын сангаас
二、
实验所用器件和仪表
1、 与非门 74LS00 1片 2、 双 D 触发器 74LS74 1片 3、 双 JK 触发器 74LS73 1片 4、 四位双向通用移位寄存器 74LS194 1 片 5、 万用表 6、 示波器 7、 实验箱
三、
实验原理
1、74LS00 芯片：74LS00 含有四个与非门
2、74LS74 芯片
CP1、CP2 D1、D2 Q1、Q2、Q1、Q2
时钟输入端 数据输入端 输出端
CLR1、CLR2 直接复位端（低电平有效） PR1、PR2 直接置位端（低电平有效） 3、74LS73 芯片：单独的 J、K、清零(CLR)和时钟(CLK)输入，当时钟进到高电平时， 输入端被赋能，数据被接受，当时钟脉冲处于高电平时，输入端 J、K 的逻辑电平可以允 许改变，并且只要具有最小的建立时间，那么根据真值表，双稳态即可实现，输入数据 只在时钟脉冲的负沿上被传递到输出端。
CLOCK CLEAR A－D DSL DSR S0、S1 QA－QD
时钟输入端 清除端（低电平有效） 并行数据输入端 左移串行数据输入端 右移串行数据输入端 工作方式控制端 输出端
四、
实验内容
1、 设计基本 RS 触发器并验证其功能。 2、 验证 D 触发器功能。 3、 验证 JK 触发器功能。 4、 验证双向移位寄存器 74LS194 的逻辑功能。
四、
实验原理
1、74LS00 芯片：74LS00 芯片中包含 4 个二与非门
2、74LS28 芯片：74LS00 芯片中包含 4 个二或非门
3、74LS86 芯片：74LS86 含有 4 个异或门
A1~A4 B1~B4 输入端 Y1~Y4 输出端 4、74LS153 芯片：里数据选择端（AB）为两组共用，按二进制译码，以供两组从各自的 4 个数据（1C0――1C3，2C0――2C3）中分别选取 1 个所需的数据。只有在两组各自的选 通端（1G、2G）为低电平时才可选择数据。
芯片的引脚不是很熟悉导致了一些小小的失误。
实验二
触发器、移位寄存器实验
一、
实验目的
1、 掌握基本 RS 触发器、D 触发器、JK 触发器的工作原理。 2、 学会正确使用 RS 触发器、D 触发器、JK 触发器。 3、 熟悉移位寄存器的电路结构及工作原理。 4、 掌握中规模集成移位寄存器 74LS194 的逻辑功能及使用方法。
上图是测试 JK 触发器的接线图。K2、K3、K4 是电平开关输出，LED0、LED1 是电平 指示灯，AK1 是宽单脉冲。74LS73 引脚 4 接+5V，引脚 11 接地。74LS73 只有复位端 CLR。 （1） CLR = 0，测得 Q = 1，Q = 0。 （2） CLR = 1，J = 0，K = 0，按宽单脉冲按钮 AK1，测得 Q =1 ，Q = 0 。 （3） CLR = 1，J = 1，L = 0，按宽单脉冲按钮 AK1，测得 Q =0 ，Q =1 。 （4） CLR = 1，J = 0，K = 0，按宽单脉冲按钮 AK1，测得 Q =0 ，Q =1 。 （5） CLR = 1，J = 0，K = 1，按宽单脉冲按钮 AK1，测得 Q =1 ，Q =0 。 （6） CLR = 1，J = 0，K = 0，按宽单脉冲按钮 AK1，测得 Q =1 ，Q =0 。 （7） CLR = 1，J = 1，K = 1，按宽单脉冲按钮 AK1，测得 Q =0 ，Q =1 ；再按宽单脉 冲按钮 AK1，测得 Q =1 ，Q =0 。 4、 实验内容 4 的接线图（验证双向移位寄存器 74LS194） M1 L L H H M0 工作方式 保持 右移 左移 并入
图 4.1 74LS153 实验接线图
表 4.1 74LS153 真值表
6.4LS139 实验接线图和 74LS139 真值表（2-4 译码器）
图 4.2 74LS139 实验接线图 表 4.2 74LS139 真值表 4 个译码输出引脚 Y0─Y3 接电平指示灯。改变引脚 G、B、A 的电平，产生 8 种组合。 观测并记录指示灯的显示状态。
7.74LS139 和 74LS00 实现逻辑函数 F AB AB 。 输入来源于开关，输出送到 LED 灯上，观察在不同的输入时，灯的亮灭情况）
A 0 0 1 1 图 4.3 74LS139 实现逻辑函数的接线图
B 0 1 0 1 实验状态记录
F 0 1 1 0
六、
实验总结
通过此次实验，验证了 TTL 与非门、与或非门和异或门输入与输出之间的逻辑 关系。了解了在 TTL 中、小规模集成电路的外型、管脚和使用方法。进一步熟悉数 据选择器的逻辑功能、译码器的工作原理和使用方法。在设计全加器电路的过程中， 使自己对全加器电路的工作原理有了更深的理解和掌握。但是在实验过程中对一些
二、
实验所用器件和仪表
1片 1片 1片 1片 2片
1．二输入四与非门 74LS00 2．二输入四或非门 74LS28 3．二输入四异或门 74LS86 4．双 4 选 1 数据选择器 74LS153 5．双 2-4 线译码器 74LS139 6．万用表 7．示波器 8．实验箱
三、
实验内容
1． 测试二输入四与非门 74LS00 一个与非门的输入和输出之间的逻辑关系。 2． 测试二输入四或非门 74LS28 一个或非门的输入和输出之间的逻辑关系。 3． 测试二输入四异或门 74LS86 一个异或门的输入和输出之间的逻辑关系。 4． 掌握全加器的实现方法。用与非门 74LS00 和异或门 74LS86 设计一个全加器。 5． 测试 74LS153 中一个 4 选 1 数据选择器的逻辑功能。 6． 测试 74LS139 中一个 2-4 译码器的逻辑功能。 7． 用 2-4 线译码器 74LS139 和与非门 74LS00 实现逻辑函数。
的波形，观测到 Q 的波形只在 CLK 上升沿才发生变化。 输 PR L H H H H CLR H L H H H 入 CLK X X L D X X H L X 输 Q H L H L Q 出 Q L H L H Q
3、 实验内容 3 的的接线图、测试步骤（JK 触发器验证） 每个芯片的电源和地端要连接。输入来源于开关，输出送到 LED 灯上，观察在不 同的输入时 LED 灯的亮灭情况。AK1 是实验箱下方的手动单脉冲输入端，选用宽脉 冲连接，每次用手按一下黑色按钮后松开，就输入一个单脉冲到电路中
数字逻辑实验报告
姓 学 班
名: 号： 级：
指导老师： 实验时间：
实验一
基本逻辑门、数据选择器、译码器、全加器实验
一、
实验目的
1．掌握 TTL 与非门、与或非门和异或门输入与输出之间的逻辑关系。 2．熟悉 TTL 中、小规模集成电路的外型、管脚和使用方法。 3．熟悉数据选择器的逻辑功能。 4．熟悉译码器的工作原理和使用方法。 5．设计应用译码器的电路，进一步加深对它的理解。 6．学习用中规模集成电路的设计方法。
A、 译码地址输入端 G1、G2 选通端（低电平有效） Y0～Y3 译码输出端（低电平有效）
B
五、
实验步骤
1．测试 74LS00 逻辑关系接线图及测试结果（与非门） 输 引脚 1 L L H H 图 1.1 测试 74LS00 逻辑关系接线图 表 1.1 入 引脚 2 L H L H 输 H H H L 出
五、
实验接线图和测试步骤
1、 实验内容 1 的接线图和测试步骤（基本 RS 触发器验证） 右图是基本 RS 触发器接线图。图中， K1 、K2 是 电平开关输出，LED0、LED1 是电平指示灯。基本 SR 触发器的测试步骤及结果如下： （1）R = 0，S = 1，测得 Q =1 ，Q =0 。 （2）R = 1，S = 1，测得 Q =1 ，Q =0 。 （3）R = 1，S = 0，测得 Q =0 ，Q =1 。 （4）R = 1，S = 1，测得 Q =0 ，Q =1 。 （5）R = 0，S = 0，测得 Q =1 ，Q =1 。 根据触发器的定义，Q 和 Q 应互补，因此 R = 0，S = 0 是非法状态。SR 触发器真值表如下： 输 入 R 0 0 1 1 S 0 1 0 1 Q 1 1 0 Q 输 出 Q 1 0 1 Q