EDA技术PPT(4)

东南大学EDA技术精选课件PPT

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FPGA厂商
九十年代以后发展很快，是最大可编程逻辑器件供应商之一。主要产品有： MAX3000/7000、FLEX10K、APEX20K、 ACEX1K、Stratix、Cyclone等。开发软件为 MaxplusII和QuartusII。普遍认为其开发工具—MaxplusII是最成功的PLD开发平台之一，配合使用Altera公司提供的免费OEM HDL综合工具可以达到较高的效率。
查找表的原理
查找表（Look-Up-Table）简称为LUT，LUT本质上是一个RAM。目前FPGA多使用4输入的 LUT，所以每一个LUT可以看成为一个具有4位地址线的16＊1的RAM。当用户通过原理图或 HDL语言描述了一个逻辑电路以后，FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入RAM，这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，
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几个专用名词的介绍
CPLD (Complex Programmable Logic Device)复杂可编程逻辑器件.CPLD多基于乘积项(Product-Term)结构.采用 E2PROM或Flash工艺,断电后信息不丢失.多用于1万门以下的小规模设计, 适合做复杂的组合逻辑.
找出地址对应的内容，然后输出即可。
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查找表PGA内部结构（FLEX系列）
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逻辑单元（LE）内部结构
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LUT结构的FPGA逻辑实现原理
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EDA的入门资料PPT文档

• MAX 7000器件可100%模仿TTL，可高密度地集成SSI（小规模集成）、MSI（中规模集成）和LSI（大规模集成）等器件的逻辑。它也可以集成多种PLD，其范围从PAL、GAL、22V10一直到 MACH和pLSI器件。MAX 7000器件在速度，密度和I/O资源方面可与通用的掩膜式门阵列相媲美，可以用作门阵列的样片设计。 MAX 7000器件有多种封装类型，包括PLCC、PGA、PQFP、 RQFP和TQFP等。 • MAX 7000器件采用CMOS EEPROM 单元实现逻辑功能。这种用户可编程结构可以容纳各种各样的、独立的组合逻辑和时序逻辑功能。在开发和调试阶段，可快速而有效地反复编程MAX 7000 器件，并保证可编程，擦除100次以上。 • MAX 7000器件提供可编程的速度/功耗优化控制。在设计中，使影响速度的关键部分工作在高速、全功率状态，而其余部分工作在低速、小功耗状态。速度/功耗优化特性允许设计者把一个或多个宏单元配置在50%或更低的功耗下而仅增加一个微小的延迟。 MAX 7000器件也提供了一个旨在减小输出缓冲器电压摆率的配置项，以降低没有速度要求的信号状态切换时的瞬态噪声。除44 引脚的器件之外，所有MAX 7000器件的输出驱动器均能配置在 3.3V或5.0V 电压下工作。MAX 7000器件允许用于混合电压的系统中。 • MAX 7000器件由QuartusⅡ和MAX+PLUSⅡ 开发系统支持。表 2.1是MAX 7000典型器件性能对照表。
图2.1 APEX 10K、APEX 20K、 FLEX、ACEX 1K、MAX、Classic 器件和配置芯片的命名方法
EP1M
120
F
484
C
7
A 可选后缀表示特殊的器件选项或发货方式 A：铝处理 ES：工程样片

一.EDA基本理论.ppt

按仿真的电路描述级别的不同，HDL仿真器可以单独或综合完成以下各仿真步骤：
(1) 系统级仿真。 (2) 行为级仿真。 (3) RTL级仿真。 (4) 门级时序仿真。
2.3 常用EDA工具
2.3.4 适配器(布局布线器)
适配器的任务是完成目标系统在器件上的布局布线。适配，即结构综合通常都由可编程逻辑器件的厂商提供的专门针对器件开发的软件来完成。这些软件可以单独或嵌入在厂商的针对自己产品的集成EDA开发环境中存在。
3.1
概
述
图3-1 基本PLD器件的原理结构图
输入
输入缓冲
与阵列
或阵列
输出缓冲电路
输出
„
„
电路
3.1.1 可编程逻辑器件的发展历程
EPLD
PROM 和器件 PLA 70年代
改进的 PLA 器件 GAL 器件
器件
CPLD
80年代
FPGA
器件
器件
内嵌复杂功能模块的SoPC
（b）硬件语言设计目标流程
VHDL综合器运行流程
2.1 FPGA／CPLD设计流程
应用FPGA/CPLD的EDA开发流程: 原理图/VHDL文本编辑
综合
FPGA/CPLD
器件和电路系统
1、isp方式下载 2、JTAG方式下载 3、针对SRAM结构的配置 4、OTP器件编程
功能仿真
逻辑综合器
FPGA/CPLD
90年代
3.1.2 可编程逻辑器件的分类
图3-2 按集成度(PLD)分类
可编程逻辑器件（PLD）
简单 PLD
复杂 PLD
PROM
PLA
PAL

EDA(第4章)

–1E18
TO
1E18；
不同数据类型间的转换
VHDL语言对数据类型有着极为严格的分类和定义，不同类型的数据、对象不能随意赋值、代入，必要时，应进行类型转换。

常用的数据类型转换方法有二：
类型标记法与函数转换法
如:a<=real(b) -- 将integer转换为real; 如:to bit(a) / bit_vector(a) -- 将std_logic(矢量)转换为bit(矢量); 如:to std_logic(a) / std_logic_vector(a) -- 将bit(矢量)转换为 std_logic(矢量);
如:conv std_logic_vector(a,位长) --将integer，unsigned转换为std_logic_vector;
如:conv integer -- 将std_logic_vector，unsigned转换为integer。

前3个转换函数在ieee库的std_logic_1164程序包中；
4.2 数据对象
数据对象（Data Objects): VHDL语言中的数据对象是一个可以赋值
的客体，类似于一种容器，可以接受各种数据类型的赋值。常用的数据对象有常量、变量、信号三大类。顾名思义，常量用来存放仿真/综合过程中的不变值。变量位于进程和子程序内部,主要用来暂时存放中间数据，即对中间计算结果或临时数据进行局部贮存。变量只在进程内部是可视的。信号是VHDL中最具硬件特色语言要素，是内部硬件相互连接的主要机制，它表示把元件的装配端口连在一起的互连线，信号在整个实体内部存放数据、传递信息。

标准----字符串类型

关键字：STRING

EDA 技术实用教程第4章

2.2 寄存器描述及其VHDL语言现象
2.2.2 VHDL描述的语言现象说明
1. 标准逻辑位数据类型STD_LOGIC
图2-4 D触发器
BIT数据类型定义： TYPE BIT IS('0','1'); --只有两种取值
STD_LOGIC数据类型定义：
TYPE STD_LOGIC IS ('U','X','0','1','Z','W','L','H','-');
2.2 寄存器描述及其VHDL语言现象
2.2.2 VHDL描述的语言现象说明
3. 信号定义和数据对象
图2-4 D触发器
“SIGNAL Q1：STD_LOGIC；”
4. 上升沿检测表式和信号属性函数EVENT
“CLK'EVENT AND CLK='1'”
<信号名>'EVENT
5. 不完整条件语句与时序电路
EDA技术设计电子系统特点

电子设计自动化（EDA）是电子设计过程中形成的一门新技术。具有以下特点：

用软件方式设计硬件；用软件方式设计的系统到硬件系统的转换由有关开发软件自动完成；设计过程中可进行各种仿真，有利于缩短设计周期和减少差错；系统可现场编程、在线升级；整个系统可集成在一个芯片上，体积小，功耗低，可靠性高。
2.2 寄存器描述及其VHDL语言现象
2.2.3 实现时序电路的VHDL不同表述
【例2-12】 ... PROCESS BEGIN wait until CLK = '1' Q <= D ; END PROCESS;

第4讲(EDA)

【例1】 SIGNAL SIGNAL ... PROCESS(S1， PROCESS(S1，S2) VARIABLE BEGIN V1 V2 S1 := ‘1’； 1； := ‘1’； 1； --立即将V1置位为1 --立即将V1置位为1 立即将V1置位为 --立即将V2置位为1 --立即将V2置位为1 立即将V2置位为 V1，V2：STD_LOGIC； V1，V2：STD_LOGIC； S1，S2：STD_ S1，S2：STD_LOGIC； SVEC 7)；：STD_LOGIC_VECTOR(0 TO 7)；
信号则不同，信号具有全局性特征，信号则不同，信号具有全局性特征，它不但可以作为一个设计实体内部各单元之间数据传送的载体，为一个设计实体内部各单元之间数据传送的载体，而且可通过信号与其他的实体进行通信( 通过信号与其他的实体进行通信(端口本质上也是一种信号)。信号的赋值并不是立即发生的，它发生在一个进程信号的赋值并不是立即发生的，结束时。赋值过程总是有某种延时的，它反映了硬件系统结束时。赋值过程总是有某种延时的，并不是立即发生的，它发生在一个进程结束时。赋值过程并不是立即发生的，它发生在一个进程结束时。总是有某些延时的，它反映了硬件系统的重要特性，综合总是有某些延时的，它反映了硬件系统的重要特性，后可以找到与信号对应的硬件结构，如一根传输导线、一后可以找到与信号对应的硬件结构，如一根传输导线、个输入输出端口或一个D触发器等。个输入输出端口或一个D触发器等。
例3: library ieee; use ieee.std_logic_1164.all; entity dff3 is port(clk,d1: in std_logic; q1: out std_logic); end; architecture bh of dff3 is signal a,b: std_logic; begin process(clk) is begin

Protel 99 SEEDA技术及应用第4章绘制单片机最小系统电路原理图

双击“单片机最小系统.sch”图标，就进入到原理图编辑画面，如下图所示。
4.1.3 设置图样参数在原理图设计窗口单击右键，屏幕上出现如左下图所示的快捷菜单，单击“Document Options…”，将会出现右下图所示设置图样的对话框。可进行图样参数设置。
4.2 装载元件库和放置元件
下图所示为放置了元件的单片机最小系统电路原理图。
4.3 连接线路和放置标号 4.3.1 绘制“Bus”Байду номын сангаас(总线)
所谓总线就是用一条线来代表数条并行的导线。 1）执行绘制总线的命令。选择“Place”菜单，然后在弹出的下拉菜单中选择“Bus”选项。此操作也可用下面的方法代替： ●按下Ｐ键，松开后按下Ｂ键。 ●用鼠标左键单击“Wiring Tools”工具栏中的按钮。
设置网络标号的具体步骤如下：
１）选择“Place”菜单，然后在弹出的下拉菜单中选择“Net Label”选项。此操作也可用下面的方法代替：
●按下P键，松开后按下N 键。 ●用鼠标左键单击“ Wiring Tools”工具栏中的按钮。
2）此时，光标将变成十字状，并且将随着虚线框在工作区内移动，接着按下Tab键，工作区内将出现 “Net Label”对话框，在对话框中输入网络标号的名称，放置在相应的元件引脚或导线上即可。
Libraries.ddb ，单击下方的“Add”按钮添加。
4.2.2 放置元件 ⑴ 单击“Wiring tools”工具栏中的放置元件图标
图所示 “Place Part” 放置元件对话框。。
，会出现如下
在对话框栏中填入要放置的元件图形样本名“D8031(40)”，标号名称 “ U1” ，元件类型 “ 8031” ，元件封装 “ DIP40” 。单击下部的 “OK”，元件即可出现在原理图样画面上。

EDA(第4讲)第3章 VHDL入门3

13三人表决器的设计——CSE语句课堂练习题语句课堂练习题
输入变量输出 a b 0 0 0 0 0 1 1 1 1 0 1 1 0 0 1 1 c 0 1 0 1 0 1 0 1 y 0 0 0 1 0 1 1 1 要求：根据真值表，写出VHDL程序 bjq a b c y
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LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; END PROCESS; ENTITY bjq IS END ARCHITECTURE aa ; PORT (a, b, c : IN STD_LOGIC; y : OUT STD_LOGIC); END ENTITY bjq; ARCHITECTURE aa OF bjq is SIGNAL abc : STD_LOGIC_VECTOR(1 DOWNTO 0) ; BEGIN 输入变量输出 abc <= a & b & c; PROCESS(abc) a b c y BEGIN 0 0 0 0 CASE abc IS
0 0 0
0 1 1 0 0 1 1
1 0 1 0 1 0 1
0 0 1 0 1 1 1
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; ; ; ;
1 1 1 1
外部端口
内部端口
端口连线：端口连线：信号
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或门的VHDL描述：or2a.vhd 描述：或门的描述
LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL; ENTITY or2a IS PORT (a, b :IN STD_LOGIC; c : OUT STD_LOGIC ); END ENTITY or2a；； ARCHITECTURE one OF or2a IS BEGIN c <= a OR b ; END ARCHITECTURE one ;

EDA学习大全PPT课件

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图2-12 原理图管理浏览窗口
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图2-13 添加/删除元件库对话框
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2.3 放置元件
1 利用浏览器放置元件
▪ 在如图2-12所示中的【Browse】选项的下拉式选框中，选中【Libraries】项。
▪ 然后单击列表框中的滚动条，找出元件所在的元件库文件名，单击鼠标左键选中所需的元件库；再在该文件库中选中所需的元件。
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2．印制电路板设计系统
▪ 印制电路板设计系统是一个功能强大的印制电路板设计编辑器，具有非常专业的交互式布线及元件布局的特点，用于印制电路板（PCB）的设计并最终产生PCB文件，直接关系到印制电路板的生产。
▪ Protel 99 SE的印制电路板设计系统可以进行多达32层信号层、16层内部电源/接地层的布线设计，交互式的元件布置工具极大地减少了印制板设计的时间。
▪ 注意文件名后缀为.sch
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图2-7 新建原理图文件
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4 设计管理器
▪ 启动protel99se后设计管理器处于打开状态，以树状结构显示出设计数据库中的文件、组织形式和库中各文件间的逻辑关系。
▪ 双击文件夹可展开一个树，并可通过单击小加号展开分支，单击小减号折叠分支，如图2-8所示。
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图2-10 文档属性对话框
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Sheet option标签有以下内容：
▪ 图纸走向（orientation）：landscape为水平走向，portrait为垂直走向。 ▪ 图纸颜色：border color为图纸边框颜色，sheet color为图纸颜色。 ▪ 图纸尺寸：standard style为国际认可的标准图纸，有18种可供选择。
▪ 设计管理器主要用于管理各种文档，包括创建、打开、关闭和删除设计数据库文件，删除访问成员和修改密码与权限等操作。