Cadence 16.2 学习笔记(一)
Cadence Allegro 16.2规则设置
Spacing规则（约束）Rexdlutarm@2009-07-02 Allegro 16.0以后版本的约束规则设置较之前有很大改变，对于用惯了15.x的人来说，很多不习惯新的约束管理器。
和在对待女人的态度上，恰相反。
80后说90后脑残，15.7说16.2脑残，Xp说Vista脑残。
Vista确实很脑残。
新事物取代旧事物是自然界发展的客观规律。
说明：1本文只介绍了Spacing约束的设置，因为Physical规则通常来说都设置的非常简单。
掌握了Spacing规则Physical规则对你来说一定是小Case。
另外，Physical 规则的设置也写的话，一定显得都是在重复Spacing的设置；2文中所有的规则（约束），如不特殊说明默认情况下均指Spacing规则（约束）；3对于Electrical的约束，是另一种约束，本文不作讨论。
约束的设置方式：1直接的：Net中写数值，2 间接的：创建Constraint Set，然后Assign给Net；这两种都很常用，后者管理方便。
在Physical和Spacing设置中用后者比较好，但是在Electrical中，我看到很多很多的人会混合使用。
使用第二种约束设置方式的约束设置步骤：1约束的对象2约束的内容3给对象分配内容１这3个步骤默默的引导着所有间接约束的设置。
基本约束预备先理解：Net class2Net class-classRegionRegion-classRegion-class-classBus……现在不理解，想跳过去。
没关系，你早晚都要理解的。
最简单和稍微复杂一点的约束：最简单的就是default的约束，稍微复杂一点的就是修改了一点默认的约束。
再复杂一些的约束：你可能会想让不断变化的CLK（我们不考虑是不是差分）和其他的线离的远一些。
在Constraint Set中Create规则并设置规则的内容：Creat & Set之后3给Net分配规则：更高级的约束：What Can U Think？有了一根线的约束，贪婪的本性会使你你很快上升到两根线（通常是Diff）和更多线的约束。
(整理)Cadence_SPB16.2入门教程——PCB布线.
Cadence_SPB16.2入门教程——PCB布线（一）PCB布线4.1 PCB层叠结构层叠结构是一个非常重要的问题，不可忽视，一般选择层叠结构考虑以下原则：·元件面下面（第二层）为地平面，提供器件屏蔽层以及为顶层布线提供参考平面；·所有信号层尽可能与地平面相邻；·尽量避免两信号层直接相邻；·主电源尽可能与其对应地相邻；·兼顾层压结构对称。
对于母板的层排布，现有母板很难控制平行长距离布线，对于板级工作频率在 50MHZ以上的（50MHZ以下的情况可参照，适当放宽），建议排布原则：·元件面、焊接面为完整的地平面（屏蔽）；·无相邻平行布线层；·所有信号层尽可能与地平面相邻；·关键信号与地层相邻，不跨分割区。
基于以上原则，对于一个四层板，优先考虑的层叠结构应该是：·S ←信号·G ←地平面·P ←电源层·S ←信号对于一个六层板，最优的层叠结构是：·S1 ←信号·G1 ←地平面·S2 ←信号·G2 ←地平面·P ←电源层·S4 ←信号对于一个八层板，有两种方案：方案 1：方案2：·S1 ←信号S1 ←信号·G1 ←地平面G1 ←地平面·S2 ←信号S2 ←信号·G2 ←地平面P1 ←电源层·P ←电源层G2 ←地平面·S3 ←信号S3 ←信号·G3 ←地平面P2 ←电源层·S4 ←信号S4 ←信号方案2主要是比方案1多了一个电源层，在电源比较多的情况下可以选择方案2。
对于更多层的结构也是按照上面的原则来定，可以参考其它的资料。
下面以SMDK6410核心板(设计为八层板)来设置层叠结构，包括规则设置，PCB布线等。
打开程序->Cadence SPB 16.2->PCB Editor，然后打开在第3 章布局好的PCB文件。
Cadence学习笔记
Cadence学习笔记Cadence学习笔记1__焊盘一、焊盘前期准备在Allegro系统中，建立一个零件（Symbol）之前，必须先建立零件的管脚（Pin）。
元件封装大体上分两种，表贴和直插。
针对不同的封装，需要制作不同的Padstack。
名词解释不同层的名词解释：Begin Layer：最上面的铜Default Internal：中间层End Layer：最下面的铜Solder Mask：阻焊层、绿油层。
是反显，有就是没有。
等于是开了个小孔不涂绿油，是为了把焊盘或是过孔露出来，不涂绿油就是亮晶晶的铜，也就是在板子上看到的焊盘，或者是一个个的孔，其它的部分都上阻焊剂，也就是绿油，其实不光是绿色的，还有红色的、黑色的、蓝色的等等。
Paste Mask：助焊层、钢网层、锡膏防护层、锡膏层，也叫胶贴、钢网、钢板。
是正显，有就是有。
等于是钢网开了个窗，过波峰焊时机器就在此窗口内喷上焊锡了。
这一层是针对表面贴装（SMD）元件的，其实不光是表贴，通孔也要用到，因为通孔的表面上也有个焊盘，该层用来制作钢板﹐而钢板上的孔就对应着电路板上的SMD器件的焊点。
在表面贴装（SMD）器件焊接时﹐先将钢板盖在电路板上（与实际焊盘对应）﹐然后将锡膏涂上﹐用刮片将多余的锡膏刮去﹐移除钢板﹐这样SMD器件的焊盘就加上了锡膏，之后将SMD器件贴附到锡膏上面去（手工或贴片机）﹐最后通过回流焊机完成SMD器件的焊接。
通常钢板上孔径的大小会比电路板上实际的焊盘小一些。
Film Mask：预留层，用于添加用户自定义信息，根据需要使用。
不同焊盘的名词解释：Regular Pad：实际焊盘、规则焊盘，正片中使用，也是通孔焊盘的基本焊盘。
可以是：Null、Circle 圆型、Square 方型、Oblong 拉长圆型、Rectangle 矩型、Octagon 八边型、Shape形状（可以是任意形状）。
Thermal Relief：热焊盘、热风焊盘、花焊盘、防散热焊盘。
cadence学习1
cadence学习11.建立通孔类焊盘，一般都要先出一个flash symbol花焊盘，也叫热风焊盘，防散热热分焊盘。
热风焊盘有以下两个作用：（1）防止散热。
由于电路板上电源和地是由大片的铜箔提供的，所以为了防止因为散热太快而造成虚焊，故电源和接地过孔采用热风焊盘形式；（2）防止大片铜箔由于热胀冷缩作用而造成对过孔及孔壁的挤压，导致孔壁变形。
（3）连接作用2.通孔焊盘尺寸确定以及制作封装的制作必须依据数据手册中的尺寸，DIP元件引脚要与通孔公差配合良好（通孔直径大于元件引脚直径8-20mil）。
为使封装孔径序列化，40mil以上按照5mil递增，即40mil，45mil，50mil，.....;40mil以下按照4mil递减，即36mil，32mil，28mil，24mil，20mil，16mil，12mil，8mil。
元件引脚直径与PCB焊盘孔径（钻孔孔径）的大小关系如下表所示：由表中数据，若元件数据手册上引脚直径D=18mil，则PCB焊盘孔径（钻孔孔径）计算可得D+12mil=30mil，为了保证尺寸序列化，这里取为32mil。
由于焊盘黏锡部分的宽度要保证大于10mil（相对于焊盘孔径，即钻孔孔径），所以盘面尺寸可选择成50mil。
根据Allegro命名规则，所学制作的焊盘名为pad50sq32d和pad50cir32d。
焊盘名称表示的含义如下：(1)Pad表示是一个焊盘(2)50代表焊盘外形大小为50mil(3)cir代表焊盘的外形为圆形，sq代表正方形(4)32代表焊盘的钻孔孔径为32mil(5)d代表钻孔孔壁上必须上锡（PTH,PLATED THROUGH HOLE),用来导通各层面焊盘尺寸大小一般设置如下：DRILL_SIZE(钻孔大小）>=PHYSICAL_PIN_SIZE+10MIL（确定）Regular Pad(焊盘外形大小）>=DRILL_SIZE+16MIL(DRILL SIZE<50)Regular Pad(焊盘外形大小）>=DRILL_SIZE+30MIL(DRILL SIZE>=50)一般情况下，焊盘比钻孔大20mil。
Cadence_SPB16.2中文教程
2
图 1.3 表贴元件焊盘设置
如果是通孔焊盘，需要填写的参数有： BEGINLAYER 层的 Regular Pad，Thermal Relief，Anti Pad； DEFAULTINTERNAL 层的 Regular Pad，Thermal Relief，Anti Pad； ENDLAYER 层的 Regular Pad，Thermal Relief，Anti Pad； SOLDEMASK_TOP 层的 Regular Pad； PASTEMASK_TOP 层的 Regular Pad。 如图 1.4 所示。 在 BEGINLAYER、DEFAULTINTERNAL、ENDLAYER 三个层面中的 Thermal Relief 可以 选择系统提供的默认连接方式，即 Circle、Square、Oblong、Rectangle、Octagon 五种，在 PCB 中这几种连接方式为简单的‘+’形或者‘X’形。也可以选用自己画的热风焊盘连接 方式，即选择 Flash。这需要事先做好一个 Flash 文件(见第二节)。这些参数的设置见下面的 介绍。
第 2 章 建立封装 .......................................................................................................10
第 3 章 元器件布局 ...................................................................................................23
第 5 章 输出底片文件 ...............................................................................................70
Cadence快速入门视频教程的SPB_16.2版本一
2． 教程内容
3． 软件介绍 Design Entry CIS：板级原理图工具 Design Entry HDL：设计芯片的原理图工具，板级设计不用 Layout Plus：OrCAD 自带的 PCB 布线工具，功能不如 PCB Editor 强大 Layout Plus SmartRoute Calibrate：OrCAD 自带的 PCB 布线工具，功能不如 PCB Editor 强大 PCB Editor：Cadence 的 PCB 布线工具 PCB Librarian：Cadence 的 PCB 封装制作工具 PCB Router：Cadence 的自动布线器 PCB SI：Cadence 的 PCB 信号完整性信号仿真的工具 SigXplorer：Cadence 的 PCB 信号完整性信号仿真的工具
接下来，设置输入管脚的正负属性 ：点击 Toolbar 的 Place Text，或者菜单 Place/Text，如下图：
输入-，点击 OK，再输入+，点击 OK， 如下图： 接下来放置管脚，如下图：
现在，完成了 NE5532 中两个运放中的一个，现在编辑另一个：
Ctrl+N，或者 View/Next Part，如下图：
4． 软件列表
5． 开始学习 Design Entry CIS 启动：Start/Cadence SPB 16.2/Design Entry CIS 启动后，显示下图：
里面有很多选项，应该是对应不同的 License
本教程使用：OrCAD Capture CIS 我个人认为：Allegro PCB Design CIS XL 是所有可选程序中，功能最强大的，但不知道，强在哪里；而且 本教程的原理图文件可以使用上表中不同的程序打开 6． 选择 OrCAD Capture CIS，启动后显示下图
Cadence_Allegro16.2学习记录
Cadence_Allegro16.2学习记录Orcad中图纸模版的设置1.Option—>Design Template—>Title Block,Symbol栏中输入Title Block所在的.OLB库文件位置（E:\cadence_design\schlib\DIDIDEV.OLB），Title Block中输入模版文件名“TitleBlock_SHU”，内有公司的logo。
2.Text栏内Title中输入正在设计的板的名称，Document Number中输入文件编号，Revision中输入版本号。
3.在添加新页时，模版图纸的上述信息会自动添加Orcad 中快速修改所有零件的Footprint方法一：一页一页修改，打开某页，按CTRL＋A，选中当前页所有器件，再点右键，选Edit属性，在弹出对话框中选Parts栏，按要修改REF 排序，用左键拖拉要修改的为同种封装器件再点右键，然后击EDIT，填入封装就成批修改了方法二：选择顶层原理图（SCHEMATIC1），右键选Edit Object Properties，列出所有元件，找到PCB Footprint 那项，可以逐个填入，也可以相同封装填一个，然后拖动该黑框的右下角十字形复制。
Orcad BOM表中输出原件的PCBfootprint封装型号选中顶层项目设计.dsn标题，在tools菜单中选择bill of materials,在header栏追加填入“\tPCBFootPrint”，在Combined property string栏中追加填入“\t{PCB footprint}”,不选Open in Excel,生成.BOM文件后，用excel手工导入.BOM文件，在导入步骤三中选择“文本”方式。
然后在Excell 中修改BOM表的边框等格式。
Orcad还有一处地方可输出带有机械尺寸的BOM表，选中顶层项目设计.dsn标题，在report菜单中选择CIS bill of Materials,有standard和Crystal report两种形式输出。
cadence学习笔记
cadence学习笔记1. Allegro中我设置了highlight的颜⾊为⽩⾊，但选中后颜⾊是⽩蓝相间的，很不⽅便查看。
是什么地⽅需要设置，哪位⼤虾告诉哈我？答：setup/user preferences/display/display_nohilitefont 这个选项打勾就⾏了。
2. 不⼩⼼按了Highlight Sov后部分线⾼亮成⽩⾊，怎样取消？答：这个是⽤来检查跨分割的，取消的办法是：如果是4层板的话，在电源层跟地层都铺上地⽹络，然后再按Highlight Sov刷新即可。
3. 如何更改Highlight⾼亮默认颜⾊？答：可以在Display->Color/Visibility->Display->Temporary Highlight⾥修改即可，临时修改颜⾊可以点Display->Assign Color 来实现。
4. 如实现Highlight⾼亮部分⽹络，⽽背景变暗，就像Altium Designer那样？答：可以在Display->Color/Visibility->Display->Shadow Mode打开该模式，并且选中Dim active layer 即可。
5. 快速切换层快捷键答：可以按数字区⾥的“-”或“+”来换层。
6. OrCAD跟Allegro交互时，出现WARNING [CAP0072] Could not find component to highlight 错误等？答：OrCAD输出⽹表，Allegro导⼊⽹表，确保两者对的上号，然后在Orcad选中元件，再右键Editor Select，即可在Allegro中选中该元件；反过来，在Allegro中要先Highlight某元件，在Orcad中变会选中该元件。
1.ORcad :⾸先打开orcad和allegro分别占1/2的窗⼝界⾯。
然后orcad中Tools/creatnetlist/PCB Editor中Create PCB Editor Netlist下的Options中设置导出⽹表的路径。
cadence学习笔记1--原理图的创建、查看等系列操作（持续更新）
cadence学习笔记1--原理图的创建、查看等系列操作（持续更新）1、亲手操作教程内容2、OrCAD Capture CIS进行原理图设计3、Cadece PCB Editor 进行PCB布局布线4、光绘文件（Artwork）制作，如何生成Gerber文件OrCAD Capture CIS与OrCAD Capture的区别元件的管理非常方便一、原理图的创建、重命名、删除1、cadence原理图的创建第一种方法：首先先选中原理图文件，然后点击菜单栏上的Design--New Schematic Page输入原理图名称第二种方法：先选中原理图文件，然后右键单击，选择New Page输入原理图名称2、删除原理图文件第一种方法：首先选择你要删除的原理图文件，然后点击菜单栏上的Edit---Delete,点击Delete之后，就会弹出下面的对话框。
点击确定之后，原理图2就删除了。
第二种方法:首先选择你要删除的原理图文件，然后鼠标右键点击Delete，如下图所示弹出如下所示,点击确定，原理图即删除。
3、cadence原理图的重命名第一种方法：选择需要更改原理图文件名的文件，然后点击菜单栏中的Design---Rename在弹出的对话框中，输入名称，点击OK即可。
第二种方法：选择需要更改原理图文件名的文件，然后右键点击Rename弹出对话框，在弹出的对话框中，输入名称，点击OK即可。
二、原理图的放大、缩小方法一: 直接按下快捷---i /o方法二：选择需要放大、缩小的原理图，然后选择菜单栏上的View---Zoom----In 放大Out 缩小方法三：按住键盘上的CTRL键，鼠标上的滑轮，向前滑动，原理图放大；向后滑动，原理图缩小。
如果原理图放的很大，可以移动滚动条进行原理图的上下左右的滚动。
也可以利用快捷键进行滚动条的移动，按住CTRL+PAGEUP，原理图向左移动；按住CTRL+PAGEDOWN，原理图向右移动；按住PAGEUP，原理图向上移动；按住PAGEDOWN，原理图向下移动。
于博士Cadence视频笔记（上）
于博士Cadence视频笔记（上）第一讲本教程内容的简要介绍，三部分：1.利用OrCAD Capture CIS进行原理图设计；2.利用Cadence PCB Editor进行PCB布局布线；3.光绘文件(Artwork)制作，如何生成Gerber文件。
熟悉OrCAD Capture CIS软件工作界面窗口、菜单系统（与窗口相关）、快捷工具条（与页面相关）。
原理图页面的创建、删除、重命名：创建（1）design-new schematic page；（2）选中原理图文件夹，右击-new page。
删除（1）design-delete；（2）选中页面，直接delete。
重命名（1）design-rename；（2）选中，右击，rename。
原理图的放大与缩小快捷操作：1.I 放大；O 缩小（以鼠标所在位置为中心）2.菜单View-zoom in/out3.control-滚轮向下放大/向上缩小原理图上下滚动page up、page down；左右滚动control+page up/page down。
第二讲创建原理图页面模板设置 option-design template创建工程文件 File-new-project，命名、设置存放路径、OK。
建立元件库 File-new-library创建新元件选中.OLB文件，右击，new part；或者Design-New Part,接着输入元件名、索引标号、封装先不填，OK。
place pin 注意引脚类型，电源引脚要勾选 pin visible；也可批量放置防止引脚，再批量修改相关属性（选中所要修改的引脚，右击，Edit Properties）放置 body几个需熟悉的选项 option-part properties 可设置相关属性option-package properties 创建封装view-package 可查看元件部分信息栅格点设置以便线条可从任意位置起点、终点option-preference-grid display 对话框右下方不勾选 pointer snap to grid 确定。
Cadence学习笔记1__原理图
cadence学习笔记1__原理图打开Design Entry CIS或OrCAD Capture CIS组件，选择OrCAD Capture CIS（不要选择OrCAD Capture，因为少了一些东西），如果勾选了左下角的“Use as default”复选框，下次就不用选择了，如果要使用其他的部分，就在打开后点击File→Change Product，会弹出一个“Cadence Product Choices”窗口：元器件库File→New→Library新建一个库，如下图，显示了路径和默认库名library1.olb，右击选择Save As可以改变路径和库名，右击新建一个元件，可以选择New Part或者是New Part From Speadsheet，是两种不同的方式，先介绍New Part的操作。
右击选择New Part后，弹出下面的对话框，在Name中填入元件名，还可以指定PCB Footprint，下面Parts per Pkg表示这个元件有几部分，1表示普通的元件，如果元件是两部分组成的分裂元件就写2，这里先操作1，点击ok。
中间的虚线框是这个元件的区域，右边会有一个工具栏，画直线、方框、圆、曲线，也可以输入一些字符，或者点放置一组引脚，放置结束后鼠标右击选择End Mode或按键盘左上角Esc键使命令结束，放置一组引脚的时候，还可以设置引脚的类型，比如输入、输出、双向、电源等等，这个没有区分电源和地，电源和地都是power型的，现在输入下面的几个数字，线型都是默认的Passive，引脚间距Pin Spacing设为1，点击ok，放置好后成为下面的样子，有些部分不需要显示，双击空白处弹出一个属性对话框，虚框里面的数字是PinName，虚框外面的数字是PinNumber，如果可视属性改成False就不显示了。
如果想改变其中一个引脚的引脚名、引脚编号、引脚类型，选中该引脚，右击选择Edit Properties，或者双击该引脚，如下图：画直线的时候，这里默认是按照栅格点为最小单位的，可以改变这种限制，画出任意长度任意角度的线，在工具栏Options Grid Display中，不要勾选Pointer snap to grid就可以了，记得画完想要的任意直线后，再将这里勾选，这是一个好习惯，可以让画出的线更规则整齐。
cadence学习记录-图文
cadence学习记录-图文2022-3-13制版流程：原理图（先做好原理图元件库），2、DRC检查，输出网表3、做好封装，确认每个元件都有封装。
4、画好板子边框，导入网表，布局，设置约束规则，不限铺铜，DRC检查，出丝印，钻孔，出光汇第三讲原理图库上原理图库设计DeignentryCIS-------orcadcaptureci新建库file----new---library（默认保存在系统文件夹下）or新建工程在工程里新建库放置边框放置管脚（右键ｅｎｄｍｏｄｅ取消放置）--avea如果修改管脚，选中管脚右键—editpropertieplacepinarray可以同时放置多个管脚（矩阵管脚）一个复合元器件的原理图库设计复合元器件分为很多部分分割为几部分分隔成相同的部分，还是不同的部分以字母来区分还是以数字来区分View—package将整个元件视图展现，更改某PART属性双击该part进行设置，若是相同part，更改一个part，另一个part也会更改。
注：管脚输入有上划线的，管脚name输入w\\r\\,，输出结果为第四讲原理图库下创建分割元件（不同模块）方法一：同上一节创建相同part的方法，创建完模块A,按住end键，模块A消失，点重现，ctrl+n切换到下一部分方法2：通过表格进行创建，Library1.olb单击右键，newpartfrompreadheet,在e某cel表格里可以先填好，再复制到newpartcreationpreadheet画原理图添加元器件库。
（1）单击，或执行菜单命令“place→part”，此时元件库“Librarie”中只有库元件“DeignCache”选项（2）单击（placepart），单击“添加元件库。
第五讲设置环境”添加元件库，或者单击，（1）创建工程，页面：file→new→project→图图纸（2）熟悉菜单界面file→撤销剪切镜像viewplaceoption（3）环境设置option→preferenceoption→图纸无效option→第六讲库管理、放置元件原理图库添加与删除→右键newpage创建原理模板设置，只对下一次创建工程起作用，对本次工程原理图纸设置，只对某page起作用，打开原理图，按键盘上的P键，弹出元器件窗口或点击库，删除原理图库。
Cadence学习笔记
C a d e n c e学习笔记(总2页)--本页仅作为文档封面，使用时请直接删除即可----内页可以根据需求调整合适字体及大小--Cadence软件简介：Design Entry CIS（主要用OrCAD Capture CIS）原理图的绘制，PCB Editor PCB布局布线，PCB Librarion 元件封装库制作，PCB Router自动布线工具，PCB SI 和SigXplorer电路完整性信号仿真。
原理图的创建：选中SCHEMATIC文件夹右键选择New Page，或者选中原理图，在Design选项卡下的New Schematic Page;原理图的删除：选中原理图，按住键盘上Del键，或者选中原理图，在Design 选项卡下的Delete;栅格点的设置：Options菜单栏下Preferences选项卡下的Grid Display设置；Options选项中Design Template工程中创建原理图的模板，下一次打开工程时候生效；Schematic Page Properties对当前原理图页面修改有效；Preference中的Enable Intertool Communication是交互式布线的内部通信；在每个原理图子页里也能设计每个原理图子页界面的一些属性Option->Schematc Page Properties和Preferences；Place Pin Array放置Pin组，矩阵管脚的放置；元件原理图的分割创建可以通过右键单击元件库New Part或者New Part From Spreadsheet；选中元件，按住Ctrl拖拽能直接复制元件；元件放置导线后默认娃儿连接的，选中元件后按住Alt可以拖动单独元件；快捷放置元件P；放置网络标号N；放置总线管脚(Bus Entry)E;放置地或电源G或F;快速查询本地元件和网上获取元件原理图Z；放置导线W；按住Ctrl键后可以进行多选，单击选择的元件可以取消已经选择的；Ctrl+I选择滤波器Selection Filter；H左右镜像或翻转，V上下镜像翻转；注：选中元件同样在Edit菜单下都有相应的操作，例Rotate(R)、Mirror(M)的，但对于文本这一类的是无法镜像选择的；放置文本框输入文字时Ctrl+E换行；总线放置Base Name不能以数字结尾；其中F4可以连续放置Bus Entry，总线与导线连接必须要Bus Entry，总线与总线可以梯形连接或者Junction；画任意角度的连线在放置连线前按住shift；Junction接头或交叉点；如果想在交叉点上去除一个Junction，只需要重复添加一个就行，电气上也就失去了连接；或者先按住键盘上的S键，选中Junction然后Del；放置总线时，总线的名字和信号线的标号(Base Name)必须一致，开始和结尾的数字必须与总线的定义一致,并且只能通过Netlab连接；不同页面的电气连接要用off-Page Connecter；按住Alt拖动元件可以实现单个拖动，Cadence中默认的是一起；Cadence在处理电气链接关系时利用的就是Netlab网络标志；Cadence只有默认T型连接有电气属性，出现Junction，而+字形的没有；对原理图元件属性的编辑，在选中所需修改的元件后右键选择Edit Properties可以统一修改属性，快捷键Ctrl+E；选中Piovt可以更改元件属性表格排列方式；元件封装信息的添加：对于单个元件，在原理图中可以在右键编辑元件属性时在PCB Footprint属性栏添加，也可以在元件库中把元件的PCB Footprint添加上，然后通过Replace Cache添加；对于批量元件，选中一组所需要修改的元件，单击右键选择Edit Properties出现批量修改属性表格，选中PCB Footprint属性栏，全选，右键单击Edit出现Edit Property Values对话框，就可以进行对选中元件统一修改，也可以选中某个原理图页面右键选择Edit Object Properties进行元件封装的修改；在选择Browse选项之后可以选择浏览表格的所有元件信息然后使用Edit Properties来更改元件属性，选中第一个，然后按住shift选中最后一个可以全选；使用Find查找，选中所需更改元件也可以更改元件属性，快捷键ctrl+shift+E；在元件属性中可用于元件属性的修改；绘制完原理图后进行在Tools菜单栏下DRC检查，工具栏或者View菜单栏下都有Find选项用于查找特定的Nets、元件、电源或地等，其中Flat Nets能够显示更多详细的信息在原理图中；全局观察网络或元件可以使用比较快捷的一种方法：选中原理图(SCHEMATIC)在Edit菜单栏下选中Browse菜单栏下的选项，可以查找一些元件遗漏编号或其他的吧问题，例如在DRC Markers（DRC标记）可以查看DRC检查后的信息；输出网表Tools菜单栏下Create Netlist；Design Cache文件夹选项，左键单击Design Cache的元件名，其中Replace Cache全局替换元件（可以改变元件库的一种连接关系），会弹出一个替换元件对话框，可以更具自己的需要更改，有Preserve schematic part properties（但是选择这种方式无法替换封装）和Replace schematic part properties分别是保留与更新原理图也面下该元件的属性；Update Cache全局更新元件；右键单击Design Cache文件夹，选择Cleanup Cache全局清除已经不存在的元件历史文件；这对于全局浏览所用的元件非常有效。
Cadence学习笔记1__原理图
新建元件时选择Heterogeneous，A部分和上面的一样画法，但是按键盘上的ctrl+N切换到B部分时，B部分是空白的，需要再画一次。
不管是Homogeneous还是Heterogeneous，点击工具栏ViewPakage，可以将A和B同时显示出来，如下图：
保存后，一个元件就画好了，画原理图时直接调用即可。
如果是由两部分组成的分裂元件，要在新建元件时在Parts per Pkg写2，这里分为Homogeneous和Heterogeneous两种。Homogeneous是只要画出A部分，B部分会默认的和A部分完全一样，Heterogeneous是画好A部分后，B部分仍然是空白的，需要再画。如果一个芯片包含了2个功能完全相同的部分，像下图中NE5532中的两个运放，就需要用到Homogeneous了，这里先选Homogeneous，点击ok。
元器件
FileNewLibrary新建一个库，如下图，显示了路径和默认库名library1.olb，右击选择Save As可以改变路径和库名，右击新建一个元件，可以选择New Part或者是NewPart From Speadsheet，是两种不同的方式，先介绍New Part的操作。
右击选择New Part后，弹出下面的对话框，在Name中填入元件名，还可以指定PCBFootprint，下面Parts per Pkg表示这个元件有几部分，1表示普通的元件，如果元件是两部分组成的分裂元件就写2，这里先操作1，点击ok。
点击左侧工具栏make图标 ，所有的横线和竖线都变成粉红色的，这就生成了一个表格，鼠标右击选择Tag Pin Name，在引脚名这一列点一下，会在这一列最上面出现“Name”，同样的，右击选择TagPin Number，在引脚编号这一列点一下，会在这一列最上面出现“Num”，如果放错了，比如说该放Name的地方放成了Num，可以在放Num之后再点一次，Num就消失了，产生的结果如上图右。
cadence 原理图学习笔记
Design Entry CIS ：板基设计的原理图设计Design Entry HDL Rules Checker 芯片设计工具Design Entry HDL 芯片设计工具PCB Editor：PCB布局布线的软件PCB Router：自动布线的工具PCB SI：线路板的完整性分析SigXplorer：线路板的完整性分析平时画原理图工具：OrCAD Capture CIS原理图模板设置：创建原理图元件库新建的原理库存储到指定的位置新建元件库元件新建元件的属性，包括名称，索引号，封装，多元件共体，等信息元件库原理图编辑界面单个引脚放置：弹出引脚属性设置阵列引脚放置：单个引脚双击修改属性多个引脚选中后在spreadsheet一起修改。
放置填充多边形按住shift可以画任意角多边形双击调出多边形属性选择实体就好了放置元件方体画方框结束鼠标重复放置命令，右击End Mode 或者Esc元件属性，设置引脚管脚显示等。
元件封装属性修改，原理图与pcb封装的映射就在这里修改。
多元件共体浏览分裂元件浏览。
不规则元件第3讲：分裂元件制作创建Homogereous双运放元件，每个单元件都一摸一样，引脚编号不同，电源脚编号可以重复。
新建元件画好第一个单元件快捷键Ctrl+n 自动生成另一部分单元件。
需要全部重新定义引脚编号。
引脚名称隐藏快捷键Ctrl+b 可以返回查看A部分元件图形。
创建Heterogeneous元件，每部分图形可以不一致。
快捷键Ctrl+n 会完全留空，全部要重新画。
分裂元件整体浏览第4讲分裂元件的自动编号的问题解决。
分裂元件的组定义，在元件库中操作，使同组元件具备同一属性。
第一步：创建元件第二步：给元件创建一个可以区分“分组”的属性完成了单个元件的新属性的创建依次创建同组的其它元件的新属性。
要求同名同参数第三步：在原理图中双击元件使同组的元件都新属性参数相同即可。
配对时不能冲突，比如双运放就只能有两个运放，同一参数有三个运放相同的话就出错了。
Cadence使用问题收集
Cadence使用（V16.2）----问题收集2010-12-08 13:361、allegro16.2版本如何显示焊盘过孔allegro默认设置是不显示通孔焊盘的钻孔的，看起来很不习惯，如图我找遍了display菜单里面的各项设置，均没能实现。
如何才能显示呢？可以通过菜单set up--->design parameters...进入设置框，选display标签勾选 display plated holes选项 apply ok就可以了-------------------------------------2、倒角方式有两种：圆角和 45度角。
其菜单命令分别为：Manufacture=>Dimension/Draft=>Chamfer 和Manufacture=>Dimension/Draft=>Fillet。
在命令状态下，选中想要倒角的2个边，然后就会自动生成要求的倒角了。
-------------------------------------Q：从orcad导入NET后，在ALLEGRO中，place->，有的元件不能放进PCB中，怎么回事？A：首先：请检查，元件封装是否正确，封装所用焊盘是否对应其次：检查对应元件在原理图和PCB封装PIN的个数，标号是否一致；如：封装24pin，原理图只加了20或者更少（电源、地最容易忘记；还有不用的nc管脚也必须在原理图上做上）；还有就是封装是1、2、3顺序而原理图是2、3、4，总之原理图与封装的不一致会造成元件不能调入最后：检查元件放置时，元件属性参数是否设置过大，已经超出图纸的大小允许放置区域。
-----------------------------------Q: 如何使用orcad的 off-page 连接功能A：1、给打算实现页间连接的网络添加off-page连接端（菜单place---->off-page connecter...），并标注网络；2、建议先执行以下编号标注（Tools->annotate->packaging：action->add increm..... ）3、然后给你的off-page添加页码，（Tools->annotate->packaging：action->add intersheet reference）；其他，一律默认即可；执行完后，注意看log；有错误及时修改----------------------------------------Q：orcad生成网络表#1 Warning [ALG0047] "No_connect" property on Pin "****" *** Connecting pin to net***出现如此告警如何解决？A：ALG0047，这个警告基本可以忽略；造成这个问题的原因是，设计之初先对器件相关的管脚上加上'X'(也就是NC符号)，更新设计的过程又对管脚做了连接处理；但是后面的连接处理没有去掉管脚的NC属性，不信的话把那个管脚上的net 删掉看看。
Cadence16.5学习笔记之（一）—器件库、原理图
Cadence16.5学习笔记之（一）—器件库、原理图Cadence16.5学习笔记之（一）—器件库、原理图一、简单快捷键R—旋转器件方向(选中时)V—元件的镜像（水平）H—元件的镜像（竖直）F—放置电源G—放置地W—放置连线J—放置节点N—放置网络标号T—放置文本备注（Ctrl + Enter:换行）B—放置总线X—放置电器不连接F4—自动放置线，一直按一直放。
元件的复制：Ctrl + C或按住Ctrl，拖动元件即可。
放置全局网络标号(级联多个原理图)：Place—Off-Page Connector放置线、总线时，任意角度走线—按住Shift键，再走线。
二、查找元件、网络连接等对整个工程、或单个的页面进行如下类似操作。
Edit->Browse->Parts：原理图画好了，选中工程，检查、查找定位器件Edit->Browse->Nets：网络连接，对于检查电源连接有帮助Edit->Browse->Off-Page Connector：显示工程中所有，原理图页面之间的网络连接（即归纳显示出所有全局网络标号）Edit->Browse->DRC Markers:DRC检查，显示出DRC电器检查的错误。
（删掉这些错误：Tools->Designe Rules Cheak->Yes->Action->Delete existing DRC marker->Yes）Ctrl + F：搜索定位元件、网络，如在PCB布局、布线时（勾选）。
以下类型选项：Parts:查找元件Nets:查看网络连接Power/GND:查看电源、地的网络连接Flat Nets:查看电源、地的网络连接(功能更强大)三、元件的更新或替换选择工程对话框中的File ->Design Cache->右键->Replace Cach->....->是否保留元件的遗留属性，可以将封装更新过来同样的操作，如果器件库中器件属性有改动，则更新元件（但不能将封装更新过来）：File ->Design Cache->右键->Updata Cach四、选中元件1、单个选中、Ctrl + 选中元件、区域选中（整体移动），移动时电气连接是存在的，如果按住Alt再移动，则电气连接断开。
Cadence 16.2使用之回注
点 More 进行参数设置。 � Layer Option � Layer � Staring Layer � Component Origin � Directions for Top Layer � First Direction Horizontal � Odering � Left to Right then Downwards � Directions for Bottom Layer � First Direction Horizontal � Odering � Right to left then Downwards � Reference Designator Format � RefDes Prefix 采用默认设置*
～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～ 珠联璧合 lzxiao@
Cadence 16.2 使用之回注 ～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～ � Top Layer Identifier 为空 � Bottom Layer Identifier 为空 � Preserve current Prefixes 前的框勾上 设置完了点 Close 关闭，再点 Rename 进行重命名。 2. 输出新网络表 →Logic， File→Export Export→ 选择 Cadence 下的 Design Entry CIS，选择网络表存放位置。 点 EXPORT Cadence 完成。 3. 回注 →Back annotate，点取 Allegro 打开 Design Entry CIS，选择 Tools Tools→ � � � Netlist 栏选择 netlist 路径 Output 栏选择输出 Rename 的文件路径 Back Annotation 栏勾选 Update Schematic 和 View～～～～～～～～～～～～～～～～～～～～～～～ 珠联璧合 lzxiao@
Cadence_SPB16.2入门教程——建立封装
Cadence_SPB16.2入门教程——建立封装零件封装是指实际零件焊接到电路板时所指示的外观和焊点的位置，是纯粹的空间概念。
因此不同的元件可共用同一零件封装，同种元件也可有不同的零件封装。
像电阻，有传统的针插式，这种元件体积较大，电路板必须钻孔才能安置元件，完成钻孔后，插入元件，再过锡炉或喷锡（也可手焊），成本较高，较新的设计都是采用体积小的表面贴片式元件（SMD）这种元件不必钻孔，用钢膜将半熔状锡膏倒入电路板，再把SMD元件放上，即可焊接在电路板上了。
Cadence_SPB16.2入门教程——焊盘制作建立封装2.1 新建封装文件用Allegro来演示做一个K4X51163内存芯片的封装。
打开程序->Cadence SPB 16.2->PCB Editor，选择File->New，弹出新建设计对话框，如图2.1所示。
图2.1 新建封装在Drawing Type列表框中选择Package symbol，然后点击Browse按钮，选择保存的路径并输入文件名，如图2.2所示。
图2.2 选择保存封装的路径点击打开回到New Drawing对话框，点击OK退出。
就会自动生成一个bga63.dra的封装文件。
点击保存文件。
2.2 设置库路径在画封装之前需要在Allegro设置正确的库路径，以便能正确调出做好的焊盘或者其它符号。
打开之前建立的封装文件bga63.dra，选择Setup->User Preferences，如图2.3所示。
图2.3 设置路径弹出User Preferences Editor对话框，如图2.4所示。
图2.4 User Preferences Editors对话框点击Paths前面的‘+’号展开来，再点击Library，现在只需要设置两个地方就可以了，padpath(焊盘路径)和psmpath(封装路径)。
点击padpath 右边Value列的按钮。
弹出padpath Items对话框，如图2.5所示。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
D:\Cadence\SPB_16.3\share\pcb\pcb_lib\symbols
原理图操作
Friday, September 07, 2012
12:47 PM
为什么我的cadence16。
3绘制原理图DRC 检测没问题之后，生成网表出现错误呢error initializing COM property pages:
无效指针
•
•
I'm using 16.2 demo version on the 64bit version of Windows 7. When I try to create a netlist, it generates generates an error message saying:
"Error initializing COM property pages: Invalid pointer"
The netlist creation window has a blank PCB Editor tab, in which I can't generate a netlist for PCB Editor.Anyone knows the solution?
Thanks.
I found the (partial) solution as following:
Error while creating a netlist in Capture
My operating system is Vista. I get the error -“Error initializing COM property pages: Invalid pointer ”while trying to generate the Allegro net list.
PROBLEM:
While creating a netlist in OrCAD Capture 9.2.3, the following error message appears “Error initializing COM property pages: Invalid pointer ”. Why?
SOLUTION:
This error message appears because of an improper entry in the registry of the pxllite.OCX file. You can solve this problem in the following tree ways:
Solution 1: Manually register the Dynamic Link Libraries (.DLL). To manually register the pxllite.ocx file:
1. Choose Start > Run to open the Run window.
2. Type cmd to open the command line window (CTRL+right click, run as admin)
3. Go to <Install_dir>\tools\capture, where <Install_dir> is the path for the OrCAD Capture installation directory.
4. Type the following two commands, one at a time in the command line window: regsvr32 pxllite.ocx
regsvr32 truereuse.ocx
Netlist 创建
Friday, September 07, 2012
10:57 PM
After each command the following message box appears one after the another: DllRegisterServer in pxllite.ocx succeeded and DllRegisterServer in truereuse.ocx succeeded. If the above message appears, then it should remove the problem of "Error initializing COM property pages".
Pasted from </Community/forums/t/14362.aspx>
只要以管理员身份运行OrCAD Capture CIS就可以了
报告
Friday, September 07, 2012 11:23 PM
Cadence元件库制作Wednesday, September 05, 2012 9:21 AM
焊盘制作Thursday, September 06, 2012 2:54 PM
不规则焊盘Thursday, September 06, 2012 10:42 PM
创建电路板Friday, September 07, 2012 11:49 AM
导入网表Friday, September 07, 2012 11:31 PM
的是非电气栅格点。