一位全加器电路版图设计
实验一 一位全加器设计
实验名称一位全加器设计指导老师尚丽娜成绩
专业电科班级 1102 姓名汪磊学号 31102333
一、实验目的
1、学习QuartusII软件，学习使用原理图输入法设计电路。
2、学习DE1平台基本构成，能够使用DE1平台进行简单设计。
二、实验要求
使用QuartusII原理图输入法设计一位全加器，要求自行设计一位全加器电路图，使用基本门电路构成一位全加器。
使用QuartusII软件进行电路输入，并对设计电路进行仿真，并下载到硬件平台。
三、实验设备
PC机、DE1硬件平台
四、实验原理
Ci A B S C0
根据真值表可得出逻辑表达式
S=Ci⊕Ａ⊕Ｂ
C0=AB+ACi+BCi
其中A,B为要相加的数，Ci为进位输入；S为和，Co是进位输出；
五、实验过程
根据逻辑表达式即可画出逻辑电路图，如下图所示
异或：XOR 二输入与门：and2 三输入或门：or3
六、实验结果
经过程序仿真以后得到功能仿真时序图
通过观察，可以明显看到真值表中所描述和的八种状态中在时序图中都有所呈现，从而反向验证了我的逻辑电路图的正确性。
七、心得体会
通过对QuartusII软件的学习，我对数字电路有了更直观具体的了解，并且对数字电路，对可编程逻辑器件产生了浓厚的兴趣，希望自己能在这门课程中与老师多交流，
多学习。
1位全加器
西南科技大学实验报告课程名称：现代数字系统设计实验题目： 1位全加器的设计专业班级：电子0501学生姓名：余盛明学生学号： 20054739实验时间： 2008.10.31指导教师：刘桂华一、实验目的1. 熟悉QUARTUSII软件的使用；2. 熟悉实验箱的使用；3. 掌握利用层次结构描述法设计电路。
二、实验原理一位全加器可由两个一位半加器与一个或门构成，其原理图如图1所示。
该设计利用层次结构描述法，首先设计半加器电路，将其打包为半加器模块；然后在顶层调用半加器模块组成全加器电路；最后将全加器电路编译下载到实验箱，其中a,b,cin 信号可采用实验箱上键1、键2和键3进行输入，s,co信号采用D1与D2发光二极管来显示。
图1 原理图三、实验步骤1.在QUARTUSII软件下创建一工程，工程名为fuladder，芯片名为EP1C3T144。
新建VHDL语言文件，输入如下半加器VHDL语言源程序；library IEEE;use IEEE.STD_LOGIC_1164.all;entity half_adder isport(a : in STD_LOGIC;b : in STD_LOGIC;s : out STD_LOGIC;co : out STD_LOGIC);end half_adder;architecture half_adder of half_adder issignal c,d:std_logic;beginc<=a or b;d<=a nand b;co<=not d;s<=c and d;end half_adder;2.保存半加器程序为half_adder.vhd，选择菜单File→Create/Update→Create Symbol Files for current file，创建半加器模块。
3.建一原理图文件，在原理图中调用半加器与或门模块，按照图1所示连接电路。
实验1 一位全加器设计
双击图形编辑窗口空白处，可弹出
Symbol对话框，如图1-12所示。在左上角 的元件库中一共包含3个库： megafunctions（参数可设置宏功能模块库 ）、others（集合MAX+PLUSⅡ中的74系 列芯片）、primitives（基本逻辑门）。我 们可以选中primitives→logic来选择与门和 异或门；也可以在name处直接输入名字。
文字编辑 移动工具
未定义信号 设置高电平1
弱未知 弱逻辑1
反转 时钟设置 随机值
• 该例中我们只需要用到高低电平的设置就 可以了，任意选中信号a或者b的一段，单 击“设置高电平1”即可。完成激励信号设 置后如图。
（5）、保存波形文件。
单击File→Save As，将波形文件保存在D 盘FULLADD文件夹中。文件名是： HALFADD,后缀名：.vwf。观察Project Navigator窗口File栏，新增波形文件。
实验1 一位全加器设计
实验目的 掌握QuartusⅡ进行设计开发的具体步骤，
以及重要的功能和使用方法。
实验内容与要求： 原理图设计一位全加器。 完成波形仿真和硬件验证。
实验步骤与结果
1.建立工作库文件夹 该文件夹被默认为工作库（Work Library） 。例如：在D盘，建立一个文件夹 FULLADD，即路径为D:\FULLADD。
4.启动全编译
• 直接启动全编译（Processing→Start Compilation）来自动完成整个编译工作。
• 编译前，将需要编译的文件设置成顶层实体。因 为一个工程内可能有多个需要编译的设计文件（ 特别是层次型的工程设计，全加器以半加器为底 层设计，有两个设计文件，一个是半加器，一个 是全加器）。具体做法：选中Project Navigator 窗口File栏，左键选中HALFADD.bdf文件，单击 右键，选择Set as Top-Level Entity。在消息窗口 中观察到设置信息。
1位全加器原理图输入设计
广州大学学生实验报告实验室： 电子信息楼 317EDA 2017 年 9月 25 日学院 机电学院年级、专业、班电信151姓名苏伟强学号 1507400051实验课程名称 可编程逻辑器件及硬件描述语言实验 成绩实验项目名称实验3 1位全加器原理图输入设计指导老师秦剑一 实验目的a) 掌握1位全加器的工作原理； b) 掌握1位全加器的原理图输入设计方法二 实验原理a) 图1是半加器的真值表，逻辑符号，逻辑图。
此电路是有两个 基本逻辑门元件构成，即与门和异或门，A,B 是逻辑数据的输入口， F是值的数据输出口，CO 是进位数据输出端口图2是全加器的真表。
图1图2三 实验设备a) FPGA 实验箱，Cyclone III EP3C40Q24C08 四 实验内容和结果a) 用原理图输入的方式设计半加器在Quartus II 6.0环境下，点击QUARTUSII6.0的file 菜单，选择new ，打开new 窗口，在new 窗口中选择Device Design Files 选项卡，选择Block Diagram/Schematic File ，进入相应的界面，即可输入原理图。
i. 如图设计好半加器原理图，保存命名为h_adderii. 半加器波形仿真，如图，可以看到满足真值表的情况，说明，设计的半加器是正确的。
iii. 生成可调用底层文件symbol files为了构建全加器的顶层设计，必须将以上设计的半加器h_adder.bdf 设置成可调用的底层元件。
方法：在半加器原理图文件处于打开的状态下，选择file->create/update->create symbol files for current file 命令，即可将当前电路变成一个元件符号存盘(文件名是h_adder.bsf)，以便在高层次设计中调用。
元件符号如图所示：b) 完成全加器的顶层设计i.打开另一个原理图设计窗口，设置成新的工程，文件保存为f_adder.brf 作为本设计的顶层文件，这里要注意的是工程名和顶层文件名称要一致。
一位全加器电路版图设计
目录1 绪论 (1)1.1 设计背景 (1)1.2 设计目标 (1)2一位全加器电路原理图编辑 (2)2.1 一位全加器电路结构 (2)2.2 一位全加器电路仿真分析波形 (3)2.3 一位全加器电路的版图绘制 (3)2.4一位全加器版图电路仿真并分析波形 (3)2.5 LVS检查匹配 (3)总结 (3)参考文献 (3)附录一：电路原理图网表 (3)附录二：版图网表 (3)1 绪论1.1 设计背景Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows 平台的用于集成电路设计的工具软件。
早期的集成电路版图编辑器L-Edit在国已具有很高的知名度。
Tanner EDA Tools 也是在L-Edit的基础上建立起来的。
整个设计工具总体上可以归纳为电路设计级和版图设计级两大部分，即以S-Edit 为核心的集成电路设计、模拟、验证模块和以L-Edit为核心的集成电路版图编辑与自动布图布线模块。
Tanner软件包括S-Edit，T-Spice，L-Edit与LVS[1]。
L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。
L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案。
L-Edit Pro丰富完善的功能为每个IC 设计者和生产商提供了快速、易用、精确的设计系统。
1.2 设计目标1.用tanner软件中的原理图编辑器S-Edit编辑一位全加器电路原理图2.用tanner软件中的TSpice对一位全加器的电路进行仿真并分析波形3.用tanner软件中的版图编辑器L-Edit进行一位全加器电路的版图绘制，并进行DRC验证4.用tanner软件中的TSpice对一位全加器的版图进行仿真并分析波形5.用tanner软件的layout-Edit中的lvs功能对一位全加器进行LVS检验观察原理图与版图的匹配程度2一位全加器电路原理图编辑2.1 一位全加器电路结构一位全加器电路是数据运算和数字信号处理中应用最广泛的组合模块之一。
1位全加器的电路和版图设计解析
集成电路设计基础论文题目：CMOS全加器设计学院：信息科学与工程学院专业：集成电路工程姓名：耿烨亮学号：1311082135CMOS全加器设计摘要：现代社会随着电路的集成度越来越高，功耗和信号延迟成为超大规模集成电路的关键。
加法运算是数字系统中最基本的运算，为了更好地利用加法器实现减法、乘法、除法等运算，需要对全加器进行功能仿真设计和分析。
另外通过全加器可以对其它相关电路有所了解。
因此只有深刻理解了全加器的性能才能进一步减小功耗和信号延迟[1]。
本文用对一位全加器进行了全面的分析。
并且通过使用Cadence公司的工具IC 5141与Hspice来实现全定制的整个设计流程。
关键词：全加器；全定制；CadenceAs the circuit’s integration is increasing in the modern society，Power consumption and signal delay is crucial to the design of high-performance very large scale integration circuits. Addition operation is the basic operation of the digital system, In order to achieve much better use of the adder subtraction, multiplication, division and other operations, The need for full adder functional simulation design and analysis is necessary .what’s more, we can understand the other related circuitry through the full adder , Therefore, only a deep understanding of the performance of the full adder can we reduce the power consumption and signal delay.The paper has a comprehensive analysis to the full adder. And through the use of Cadence tool IC 5141 and Hspice to achieve full custom throughout the design process.Key words: the full adder ; Full – Custom; Cadence集成电路设计方法大致可分为定制（Custom）、半定制（Semi-custom）、可编程逻辑器件（PLD）等设计方法，如图1.1所示。
1位全加器的设计
1位全加器的设计一、实验目的1.熟悉QUARTUSII软件的使用；2.熟悉实验箱的使用；3.掌握利用层次结构描述法设计电路。
二、实验原理及说明由数字电路知识可知，一位全加器可由两个一位半加器与一个或门构成，其原理图如图1所示。
该设计利用层次结构描述法，首先设计半加器电路，将其打包为半加器模块；然后在顶层调用半加器模块组成全加器电路；最后将全加器电路编译下载到实验箱，其中ain,bin,cin信号可采用实验箱上SW0,SW1,SW2键作为输入，并将输入的信号连接到红色LED管LEDR0,LEDR1,LEDR2上便于观察，sum,cout信号采用绿色发光二极管LEDG0,LEDG1来显示。
图1.1 全加器原理图三、实验步骤1.在QUARTUSII软件下创建一工程，工程名为full_adder，芯片名为EP2C35F672C6注意工程路径放到指定的数据文件夹，不可放到软件安装目录中；2.新建Verilog语言文件，输入如下半加器Verilog语言源程序；module half_adder(a,b,s,co);input a,b;output s,co;wire s,co;assign co=a & b;assign s=a ^ b;endmodule3.保存半加器程序为half_adder.v，进行功能仿真、时序仿真，验证设计的正确性4.选择菜单Fil e→Create/Update→Create Symbol Files for current file，创建半加器模块；5.新建一原理图文件，在原理图中调用半加器、或门模块和输入，输出引脚，按照图1所示连接电路。
并将输入ain,bin,cin连接到FPGA的输出端，便于观察。
完成后另保存full_adder。
6.对设计进行全编译，如出现错误请按照错误提示进行修改。
7.分别进行功能与时序仿真，验证全加器的逻辑功能。
9.下载采用JATG方式进行下载，通过SW0,SW1,SW2输入，观察的LEDR[0]，LEDR[1]，LEDR[2]，LEDG[0]，LEDG[1]亮灭验证全加器的逻辑功能。
1位全加器的设计
实验一 1位全加器的设计一、实验目的:1、掌握Quartus Ⅱ 6.0软件使用流程。
2、初步掌握VHDL的编程方法。
一位全加器的逻辑表达式为：sum=a^b^Cl;Ch= a&b|(a^b)&Cl.三、实验连线1、将EP2C5适配板左下角的JTAG用十芯排线和万用下载区左下角的SOPC JTAG 口连接起来，万用下载区右下角的电源开关拨到 SOPC下载的一边2、将JPLED1短路帽右插，JPLED的短路帽全部上插。
3、请将JP103的短路帽全部插上，，打开实验箱电源。
四、实验步骤:1、打开Quartus II 6.0软件，点击“File→OpenP roject”出现如下的对话框(图2.1)，选中左端addre，点打开即可；图12、点击“Tools-Programmer”后出现如下图下载对话窗口，图 23、点”Edit→Add File………”出现如下对话框(图2.2)，在图2.3对话框中，选中EP2C5/4fulladder/4fulladder.sof项目后点击打开，回到Programmer对话框, 在下载对话窗口中“选中Program/ Configure”,点击Start”即进行下载。
图3图4五、实验现象:（程序：EP2C5\fulladder\fulladder.sof）SW1,SW2,SW3对应a,b,Cl;D101,D102分别对应sum和Ch，当结果为0时彩色LED灯熄灭，当结果为1时彩灯点亮，改变SW1,SW2,SW3的输入状态，观察实验结果。
参考程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY shiyan ISPORT(A,B,C1 :IN STD_LOGIC;CH,SUM : OUT STD_LOGIC);END ENTITY shiyan;ARCHITECTURE ADO OF shiyan isSIGNAL AB :STD_LOGIC;BEGINSUM<=A XOR B XOR C1;AB<=A XOR B;CH<=(A AND B) OR (AB AND C1);END ARCHITECTURE ADO;六、实验结果1）引脚分配：图52）实验结果图63）仿真图图7七、实验总结第一次实验学会了使用掌握Quartus Ⅱ 6.0软件使用流程，初步掌握VHDL的编程方法。
数字电路 全加器
目录摘要 (2)ABSTRACT (3)数字电路-全加器 (4)1 一位全加器的设计 (4)1.1一位全加器的原理 (4)1.2一位全加器的逻辑电路图 (4)1.3用S IMULINK创建全加器电路模块 (5)1.4一位全加器的子系统图 (5)2.四位全加器的设计 (6)2.1四位全加器电路图 (6)2.2仿真波形及与理论值的比较 (7)小结与体会 (10)参考文献 (11)摘要Simulink是从底层开发的一个完整的仿真环境和图形界面，它把MATLAB的许多功能都设计成一个个直观的功能模块，把需要的功能模块连接起来就可以实现所需要的仿真功能。
Simulink仿真应用于数字电路、数字信号处理、通信仿真、电力系统仿真、宇航仿真等领域。
由于数字系统中高低电平分别用0和1表示，因此数字电路问题往往可以转化为一个数字上的逻辑问题。
MATLAB提供了逻辑运算模块和各种触发器模块，可以方便的进行数字电路的设计和仿真。
借助于组合电路仿真常用模块Logic and Bit Operations子库中的Local Operator模块，将其拖到所建的untitled窗口中，然后鼠标左键双击该模块弹出的Block Parameters/Logical Operator对话框，按Operator栏后的黑三角来选择所需要的门电路标识符，如：AND、OR、NAND、NOR、XOR、NOT中的一个，并依次设置所需的输入、输出端子个数，之后按OK键确定。
利用这些基本门电路组成全加器逻辑电路。
关键词：MATLAB Simulink仿真全加器AbstractFrom the bottom of the development of Simulink a complete simulation environment and graphic interface, it put many of the functions are design MATLAB as an intuitive function module, the need to connect the function module can be achieved need simulation function. Simulink used in the digital circuit, digital signal processing, communication simulation, electric power system simulation, the space simulation, etc. As digital system in high and low level respectively with 0 and 1 said, so the digital circuit problems are often can be converted into a number of problems on logic. MATLAB provides logic operation module and various trigger module, easy to digital circuit design and simulation. Combined with the simulation module circuit commonly used Logic and Bit Operations son in the library Local Operator module, will drag the building untitled window, and then the mouse left click on the module of the pop-up Block Parameters/Logical Operator dialog box, press the black triangle Operator bar to select the desired a gate identifier, such as: and, OR, NAND, NOR, XOR, NOT of a, and were set to the desired input and output terminals number, then press OK sure. Using these basic of gate adder logic circuit.Keywords: MATLAB Simulink QuanJia device数字电路-全加器1 一位全加器的设计1.1 一位全加器的原理所谓全加器，就是带进位输入和进位输出的加法器。
实验一 原理图法设计一位全加器
实验一原理图法设计一位全加器一．实验目的1．学习并掌握QUARTUS II 软件的基本操作。
2．学习在QUARTUS II下用原理图输入法设计简单逻辑电路与功能仿真的方法。
二．实验仪器设备1．PC机一台2．QUARTUS II 6.0。
三．实验要求1．预习教材中的相关内容，画出一位全加器的原理图。
2．学习QUARTUS II软件的使用。
3．用图形输入方式完成电路设计，编译、仿真。
四．实验内容及参考实验步骤一、设计输入1、开机，进入QUARTUS II。
2、为本工程设计建立一个文件夹。
3、建立半加器设计文件。
选择File菜单之New项，选择文件类型，本设计选择Block Diagram /Schematic File ,建立一个图形编辑文件.4、输入元器件。
在图形编辑区右击鼠标，选择Insert , Symbol 项。
从Symbol Libraries项中选择primitives库，然后选择相应的元件和输入输出引脚。
（或直接在Symbol Name 中输入所需元件的名称进行选取）。
5、连接。
将各元件用鼠标按图1连接。
图1 半加器原理图6、输入引脚名称。
在引脚的PIN_NAME处左键双击使之变黑，键入引脚名称。
7、保存文件。
选择File菜单之Save项,将文件存入本工程文件夹内。
二、创建工程并编译1、创建一个新的工程，将半加器文件加入工程。
2、编译。
点击Start Compilation按钮进行编译。
如果发现错误，改正后再次编译。
三、仿真1、建立波形文件。
选择File菜单之New项，选择Other Fles中的V ector Waveform File文件类型，建立一个波形文件2、设定仿真时间。
选择菜单Edit的End Time ….项设定仿真时间域。
例如1us.3、输入端口信号。
选择菜单View的Utility Windows项的Node Finder选项，在弹出得出的对话框中单击List按钮，将需要的端口信号拖倒波形编辑器中。
1位全加器电路设计
1位全加器电路设计实验一 1位全加器电路的设计一、实验目的1、学会利用Quartus ?软件的原理图输入方法设计简单的逻辑电路;2、熟悉利用Quartus ?软件对设计电路进行仿真的方法;3、理解层次化的设计方法。
二、实验内容1、用原理图输入方法设计完成一个半加器电路。
并进行编译与仿真。
2、设计一个由半加器构成1位全加器的原理图电路，并进行编译与仿真。
3、设计一个由1位全加器构成4位加法器的原理图电路，并进行编译与仿真。
三、实验步骤1. 使用Quartus建立工程项目从【开始】>>【程序】>>【ALtera】>>【QuartusII6.0】打开Quartus软件，界面如图1-1示。
图1-1 Quartus软件界面在图1-1中从【File】>>【New Project Wizard...】新建工程项目，出现新建项目向导New Project Wizard 对话框如图1-2所示。
该对话框说明新建工程应该完成的1工作。
在图1-2中点击NEXT 进入新建项目目录、项目名称和顶层实体对话框，如图1-3 所示，顶层实体名与项目名可以不同，也可以不同。
输入项目目录如E:\0512301\ first、工程项目名称和顶层实体名同为fadder。
图1-2 新建工程向导说明对话框2图1-3 新建工程目录、项目名、顶层实体名对话框接着点击NEXT 进入新建添加文件对话框如图1-4所示。
这里是新建工程，暂无输入文件，直接点击NEXT 进入器件选择对话框如图1-5所示。
这里选择Cyclone系列的EP1C6Q240C8。
图1-4 新建添加文件对话框3图1-5器件选择对话框点击NEXT 进入添加第三方EDA开发工具对话框如图1-6所示。
4图1-6 添加第三方EDA开发工具对话框本实验只利用Quartus集成环境开发，不使用其它EDA开发工具，直接点击NEXT 进入工程信息报告对话框如图1-7所示。
一位全加器的实现
实验一一位全加器的设计一．实验目的1. 熟悉ispDesignEXPERT System的原理图设计流程的全过程。
2. 学习简单组合电路的设计方法，输入步骤。
3. 学习层次化设计步骤。
4. 学习EDA设计的仿真和硬件测试电路。
二．实验原理一位全加器可以用两个半加器及一个或门连接而成，因此需要首先完成半加器的设计。
三．设计步骤1. 创建设计项目建立设计目录C:/luocuixian,输入项目名banjiaqi,并选择项目类型“Schematic/VHDL”,如图1所示。
图12.选择器件双击源窗口中默认的器件ispLSI ispLS15256-165LF256,在“Select Device”对话框中选择“ispLS1000”项，在器件中找到并选中器件ispLSI 1016E。
如图2所示。
图23.添加原理图源文件选择“source”选项下的“new”命令，选择“Schematic”项，单击“OK”按钮确认。
在弹出的对话框中输入文件名lcx.sch,确认后进入原理图编辑器，添加需要的文件及连线命名并标记输入输出等，绘制出原理图。
如图3。
图34.建立波形仿真文件a. 功能仿真波形：b. 时序仿真波形：5.仿真结果正确，然后点击刚才的编辑的原理图文件，点击右边的GenerateSchematic Symbol，生成半加器原理符号，然后接着建立顶层原理图文件全加器。
如下图所示：6.器件适配在ispDesignEXPERT Project Navigator主窗口选中左侧ispLSI1016-100LJ44器件，双击右侧的“Compile Design”选项，进行器件适配，该过程结束就会产生JEDEC文件。
如下图所示：7. 将生成的JEDEC下载到实验板中插好编程电缆，选择菜单“Configuration”下的“Scan Board”命令，然后添加JEDEC文件，最后点击下载，下载成功如下图所示：四．实验总结通过这次实验，我初步熟悉了isp DesignEXPERT System的原理图设计流程的全过程，在实验过程中遇到很多问题，刚开始项目名称建立出错，不会设计顶层文件，不会锁定引脚，但是在张老师的帮助下，我的实验顺利的完成。
全加器的设计
学号S201001002
理工大学通信工程学院
课堂作业
课程名称：现代数字系统设计
姓名：陈志伟
专业ቤተ መጻሕፍቲ ባይዱ电路与系统
部别：研究生三队
指导教员：王金明
input a,b,cin;
output sum,cout;
assign sum=a^b^cin;
assign cout=(a&b)|(b&cin)|(a&cin);
endmodule
2.3行为描述
module add1(a,b,cin,sum,cout);
input a,b,cin;
output reg sum,cout;
input a,b,cin;
output sum,cout;
wire s1,m1,m2,m3;
and(m1,a,b),(m2,b,cin),(m3,a,cin);
xor(s1,a,b),(sum,s1,cin);
or(cout,m1,m2,m3);
endmodule
2.2数据流描述
module add1(a,b,cin,sum,cout);
1位全加器的电路图及模块如图1、图2所示。输入信号：被加数a；加数b；低位进位cin。输出信号：和数sum；进位cout。
图1 1位全加器电路图
图21位全加器模块图
2设计方法
分别采用门级结构描述、数据流描述、行为描述等三种方法，利用Verilog HDL语言进行描述。代码如下：
2.1门级结构描述
数字电路实验报告-组合逻辑电路的设计：一位全加器
Si
Ci
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
1
0
1
1
0
0
1
0
1
0
1
0
1
1
1
0
0
1
1
1
1
1
1
描述
一位全加器的表达式如下：
Si=Ai⊕Bi⊕Ci-1
实验仪器
1.电子技术综合实验箱
2.芯片74LS86、74LS08、74LS32
实验内容及步骤
各芯片的管脚图如下图所示：
一位全加器逻辑电路图如下所示：
1.按上图连线
电学实验报告模板
电学虚拟仿真实验室
实验名称
组合逻辑电路的设计：一位全加器
实验目的
1.学习组合逻辑电路的设计方法
2.掌握组合逻辑电路的调试方法
实验原理
真值表
一位全加器的真值表如下图，其中Ai为被加数，Bi为加数，相邻低位来的进位数为Ci-1，输出本位和为Si。向相邻高位进位数为Ci
输入
输出
Ci-1
Ai
2.测试其逻辑功能，并记录数据
实验结果及分析
实验数据：
Ci-1
Ai
Bi
Si
Ci
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
1
0
1
10010 Nhomakorabea1
0
1
0
1
1位全加器原理图输入设计
1位全加器原理图输入设计一、实验目的掌握运用MAX+plusII原理图编辑器进行简单电路系统设计的方法。
了解利用MAX+plusII进行电路系统设计的一般流程掌握1位全加器原理图输入设计的基本方法及过程学会对实验板上的FPGA/CPLD进行编程下载，用硬件验证所设计的项目。
二、实验原理一位全加可以由用两个半加器及一个与门连接而成，因此需要先设计一个半加器，根据原理图输入设计方法进行顶层元件设计和层次化设计的步骤设计全加器。
实验步骤：半加器设计1、为本项设计建立文件夹2、输入设计项目和存盘（1）打开Mux+plusII，选菜单File→New，在弹出的File Type 窗中选原理图编辑输入项Graphic editor File，按OK后将打开原理图编辑窗。
（2）在原理图编辑窗中的任何一个位置上点鼠标右键，将跳出一个选择窗，选择此窗中的输入元件项Enter Symbol，于是将跳出输入元件选择窗。
（3）用鼠标双击文件库“Symbol Libraries”中的c:\ maxplu2\max2lib\prim 项,在Symbol Files窗中即可看到基本逻辑元件库prim中的所有元件，但也可以在Symbol Name窗中用键盘直接输入所需元件名，在按OK键，即可将元件调入原理图编辑窗中。
分别调入元件and2、not、xnor、input和output并连接好。
然后用鼠标分别在input和output的PIN－NAME上双击使其变黑色，再用键盘分别输入各引脚名。
根据半加器原理图输入设计半加器。
并另存（Save As）在为本设计建立的文件夹中。
（注意后缀为.gdf，文件名可用设计者认为合适的任何英文名）。
3、将设计项目设置成工程文件将半加器设置为工程文件。
（为了使Max+plusII能对输入的设计项目按设计者的要求进行各项处理，必须将设计文件，设置成Project。
如果设计项目由多个设计文件组成，则应该将它们的主文件，即顶层文件设置成Project。
EDA实验一 1位全加器和四位全加器的设计
实验一1位全加器和四位全加器的设计一、实验目的1、掌握Quartus Ⅱ6.0软件使用流程。
2、初步掌握VHDL的编程方法。
3、掌握图形层次设计方法；4、掌握全加器原理，能进行多位加法器的设计。
二、实验原理（一位全加器的逻辑表达式为：sum=a^b^Cl;Ch= a&b|(a^b)&Cl.（2）四位加法器加法器是数字系统中的基本逻辑器件。
多位加法器的构成有两种方式：并行进位和串行进位方式。
并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。
通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。
三、实验连线（1）一位全加器1、将EP2C5适配板左下角的JTAG用十芯排线和万用下载区左下角的SOPC JTAG 口连接起来，万用下载区右下角的电源开关拨到SOPC下载的一边2、将JPLED1短路帽右插，JPLED的短路帽全部上插。
3、请将JP103的短路帽全部插上，，打开实验箱电源。
( 2 ) 四位加法器1、将EP2C5适配板左下角的JTAG用十芯排线和万用下载区左下角的SOPC JTAG 口连接起来，万用下载区右下角的电源开关拨到SOPC下载的一边2、JPLED1短路帽右插，JPLED的短路帽全部上插。
3、请将JP103的短路帽全部插上，，打开实验箱电源。
四、实验代码LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY fulladder ISPORT(A,B,C1 :IN STD_LOGIC;CH,SUM : OUT STD_LOGIC);END ENTITY fulladder;ARCHITECTURE ADO OF fulladder isSIGNAL AB :STD_LOGIC;BEGINSUM<=A XOR B XOR C1;AB<=A XOR B;CH<=(A AND B) OR (AB AND C1);END ARCHITECTURE ADO;一位全加器波形如下：图4-1四位加法器波形如下：图4-2五、实验仿真过程SW1,SW2,SW3对应a,b,Cl;D101,D102分别对应sum和Ch，当结果为0时彩色LED灯熄灭，当结果为1时彩灯点亮，改变SW1,SW2,SW3的输入状态，观察实验结果。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
目录1 绪论 (1)1.1 设计背景 (1)1.2 设计目标 (1)2一位全加器电路原理图编辑 (2)2.1 一位全加器电路结构 (2)2.2 一位全加器电路仿真分析波形 (3)2.3 一位全加器电路的版图绘制 (4)2.4一位全加器版图电路仿真并分析波形 (4)2.5 LVS检查匹配 (6)总结 (7)参考文献 (8)附录一：电路原理图网表 (9)附录二：版图网表 (11)1 绪论1.1 设计背景Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows 平台的用于集成电路设计的工具软件。
早期的集成电路版图编辑器L-Edit在国内已具有很高的知名度。
Tanner EDA Tools 也是在L-Edit的基础上建立起来的。
整个设计工具总体上可以归纳为电路设计级和版图设计级两大部分，即以S-Edit为核心的集成电路设计、模拟、验证模块和以L-Edit为核心的集成电路版图编辑与自动布图布线模块。
Tanner软件包括S-Edit，T-Spice， L-Edit与LVS[1]。
L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。
L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案。
L-Edit Pro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。
1.2 设计目标1.用tanner软件中的原理图编辑器S-Edit编辑一位全加器电路原理图2.用tanner软件中的TSpice对一位全加器的电路进行仿真并分析波形3.用tanner软件中的版图编辑器L-Edit进行一位全加器电路的版图绘制，并进行DRC验证4.用tanner软件中的TSpice对一位全加器的版图进行仿真并分析波形5.用tanner软件的layout-Edit中的lvs功能对一位全加器进行LVS检验观察原理图与版图的匹配程度2一位全加器电路原理图编辑2.1 一位全加器电路结构一位全加器电路是数据运算和数字信号处理中应用最广泛的组合模块之一。
全加器电路由传统的CMOS电路构成，整个电路分为4行，P管与N管各两行。
由于进位电路的器件数少，用第2和第3行组成进位电路的前级，第1行和第4行组成求和电路的前级。
由于第2、3行的器件比1、4少，其有源区水平方向的长度比第1、4行短，可以让多晶C从第1行延伸到第4行而不跨越第2.3行的有源区，避免了形成寄生MOS管的可能。
PMOS管的衬底连接系统最高电位，NMOS管的衬底连接系统的最低电位[2]。
电路原理图如图2.1所示：图2.1 一位全加器电路原理图给一位全加器电路网表输入高电平电源电压VDD和低电平GND，添加库，加入激励，再进行瞬态分析[3]，.include F:\13\tanner\TSpice70\models\ml2_125.mdvvdd VDD GND 5va A GND PULSE (0 5 0 5n 5n 50n 100n)vb B GND PULSE (0 5 0 5n 5n 60n 120n)vc C GND PULSE (0 5 0 5n 5n 70n 140n).tran/op 10n 400n method=bdf.print tran v(A) v(B) v(C) v(SUM) v(CO)对一位全加器电路进行TSpice进行仿真，分析输出波形与自己设计电路的逻辑功能是否一致。
波形图如下图2.2所示：图2.2一位全加器电路原理图输入输出仿真波形用L-Edit版图绘制软件对一位全加器电路进行版图绘制，同时进行DRC检查，对于进位和求和的输出反相器都采用了比较大的宽长比，进位从左面输出，求和从右面输出，整个版图的宽度和长度显得比较适中。
一位全加器版图如图 2.3所示：图2.3 一位全加器电路版图及DRC验证结果2.4一位全加器版图电路仿真并分析波形给一位全加器版图网表输入高电平电源电压VDD和低电平GND，添加库，加入激励，再进行瞬态分析，.include F:\13\tanner\TSpice70\models\ml2_125.mdvvdd VDD GND 5va A GND PULSE (0 5 0 5n 5n 50n 100n)vb B GND PULSE (0 5 0 5n 5n 60n 120n)vc C GND PULSE (0 5 0 5n 5n 70n 140n).tran/op 10n 400n method=bdf.print tran v(A) v(B) v(C) v(SUM) v(CO)对一位全加器版图进行TSpice进行仿真，分析输出波形与自己设计电路的逻辑功能是否一致。
波形图如下图2.4所示：图2.4一位全加器版图输入输出仿真波形2.5 LVS检查匹配用layout-Edit中的lvs对一位全加器进行LVS检查验证，首先添加输入输出文件，选择要查看的输出，分析输出结果检查一位全加器电路原理图与版图的匹配程度；输出结果如下图2.5所示：图2.5 一位全加器LVS检查匹配图由上图的Circuits are equal.可得电路原理图和版图完全匹配。
总结本次版图课程设计使用tanner软件绘出一位全加器的电路原理图，版图并进行仿真与匹配检查。
在绘制电路原理图过程中，由于改错了EXPORT netlist 的路径，所以在导出网表的时候出现问题，把原来的库文件给覆盖了，最后复制新的库文件才把问题解决了。
在绘制版图的时候要注意交叠的距离，间距，因为所要画的管子多所以尽量要节省面积，所以尽量用最小宽度来画。
最后还要进行DRC检查。
在导出网表的时候一定要先Replace Setup,如果不进行这一步那么后面不能导出网表，在lvs匹配检查的时候一定要把库文件加入电路原理图，否则在匹配的时候就会出现警告，并且在匹配检查的时候一定要把激励屏蔽。
在TSpice仿真时候要把激励加入，要仿真的时序加上，最后要分析仿真出来的波形与自己设计的电路逻辑是不是一致。
在本次的课设中在出错和改错的过程中，激起我对版图设计较强的兴趣，在实际运用中结合理论知识才能更好的融会贯通，更好的掌握和理解知识。
所以经过这次课程设计，让我对版图这门学科的理论知识和实际应用的软件使用方面有更深的认识，增强自己的综合能力。
同时要感谢张老师和同学的无私帮助，让我顺利的完成本次的设计。
参考文献[1]陆瑞强编著.Tanner Pro集成电路设计与布局实战指导.北京：科学出版社,2007.[2]王志功，窦建华等译.CMOS集成电路--分析与设计.北京：电子工业出版社（第三版）,2004.10.[3]R.Jacob Baker,Harry W Li, David E.Boyce著，陈中建主译.CMOS电路设计—布局与仿真.北京：机械工业出版社,2006.1.附录一：电路原理图网表* SPICE netlist written by S-Edit Win32 7.03* Written on Jul 2, 2013 at 19:10:56* Waveform probing commands*.probe.options probefilename="F:\13\tanner\wubingfeng110.dat"+ probesdbfile="F:\13\tanner\wubingfeng.sdb"+ probetopmodule="Module0".include F:\13\tanner\TSpice70\models\ml2_125.mdvvdd VDD GND 5va A GND PULSE (0 5 0 5n 5n 50n 100n)vb B GND PULSE (0 5 0 5n 5n 60n 120n)vc C GND PULSE (0 5 0 5n 5n 70n 140n).tran/op 10n 400n method=bdf.print tran v(A) v(B) v(C) v(SUM) v(CO)* Main circuit: Module0M1 Gnd B N39 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M2 sum N31 Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M3 N27 C Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M4 N27 A Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M5 N33 C N34 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M6 Gnd C N40 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M7 N34 B Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M8 N40 B N41 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M9 N39 A N33 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M10 N34 A Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM11 CO N33 Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M12 N27 B Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M13 N31 N33 N27 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M14 N41 A N31 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M15 N29 C Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM16 Vdd C N37 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM17 Vdd B N35 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM18 N35 A N33 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM19 N29 B Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM20 N31 N33 N29 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M21 N36 B Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM22 N33 C N36 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM23 N29 A Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM24 CO N33 Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M25 N38 A N31 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM26 N37 B N38 Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24uM27 sum N31 Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M28 N36 A Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u* End of main circuit: Module0附录二：版图网表* Circuit Extracted by Tanner Research's L-Edit Version 9.00 / Extract Version 9.00 ;* TDB File: F:\13\tanner\bantu\wubingfeng.tdb* Cell: Cell0 Version 1.134* Extract Definition File: ..\LEdit90\Samples\SPR\example1\lights.ext * Extract Date and Time: 07/02/2013 - 22:10.include F:\13\tanner\TSpice70\models\ml2_125.mdvvdd VDD GND 5va A GND PULSE (0 5 0 5n 5n 50n 100n)vb B GND PULSE (0 5 0 5n 5n 60n 120n)vc C GND PULSE (0 5 0 5n 5n 70n 140n).tran/op 10n 400n method=bdf.print tran v(A) v(B) v(C) v(SUM) v(CO)* Warning: Layers with Unassigned AREA Capacitance.* <Poly Resistor ID>* <Poly2 Resistor ID>* <N Diff Resistor ID>* <P Diff Resistor ID>* <P Base Resistor ID>* <N Well Resistor ID>* Warning: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly1-Poly2 Capacitor ID>* <Poly Resistor ID>* <Poly2 Resistor ID>* <N Diff Resistor ID>* <P Diff Resistor ID>* <P Base Resistor ID>* <N Well Resistor ID>* Warning: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor ID>* <NMOS Capacitor ID>* <PMOS Capacitor ID>* NODE NAME ALIASES* 1 = SUM (29,27.5)* 7 = CO (-138.5,36.5)* 12 = B (-77.5,99)* 15 = GND (20.5,34.5)* 16 = A (-85.5,99)* 17 = C (-69.5,99)* 19 = VDD (19.5,86.5)M1 SUM 2 VDD VDD PMOS L=2u W=11u* M1 DRAIN GATE SOURCE BULK (3 71 5 82)M2 2 13 10 VDD PMOS L=2u W=11u* M2 DRAIN GATE SOURCE BULK (-26 71 -24 82) M3 5 B 6 VDD PMOS L=2u W=11u* M3 DRAIN GATE SOURCE BULK (-11 71 -9 82) M4 VDD C 5 VDD PMOS L=2u W=11u* M4 DRAIN GATE SOURCE BULK (-5 71 -3 82) M5 10 C VDD VDD PMOS L=2u W=11u* M5 DRAIN GATE SOURCE BULK (-34 71 -32 82) M6 6 A 2 VDD PMOS L=2u W=11u* M6 DRAIN GATE SOURCE BULK (-17 71 -15 82) M7 SUM 2 GND GND NMOS L=2u W=6u* M7 DRAIN GATE SOURCE BULK (3 40 5 46)M8 2 13 8 GND NMOS L=2u W=6u* M8 DRAIN GATE SOURCE BULK (-26 40 -24 46) M9 3 B 4 GND NMOS L=2u W=6u* M9 DRAIN GATE SOURCE BULK (-11 40 -9 46) M10 GND C 3 GND NMOS L=2u W=6u* M10 DRAIN GATE SOURCE BULK (-5 40 -3 46) M11 8 C GND GND NMOS L=2u W=6u* M11 DRAIN GATE SOURCE BULK (-34 40 -32 46) M12 4 A 2 GND NMOS L=2u W=6u* M12 DRAIN GATE SOURCE BULK (-17 40 -15 46) M13 VDD B 10 VDD PMOS L=2u W=11u* M13 DRAIN GATE SOURCE BULK (-42 71 -40 82) M14 VDD B 18 VDD PMOS L=2u W=11u* M14 DRAIN GATE SOURCE BULK (-58 71 -56 82) M15 11 B VDD VDD PMOS L=2u W=11u* M15 DRAIN GATE SOURCE BULK (-78 71 -76 82) M16 13 C 11 VDD PMOS L=2u W=11u* M16 DRAIN GATE SOURCE BULK (-70 71 -68 82) M17 10 A VDD VDD PMOS L=2u W=11u* M17 DRAIN GATE SOURCE BULK (-50 71 -48 82) M18 18 A 13 VDD PMOS L=2u W=11u* M18 DRAIN GATE SOURCE BULK (-62 71 -60 82) M19 VDD A 11 VDD PMOS L=2u W=11u* M19 DRAIN GATE SOURCE BULK (-86 71 -84 82)M20 VDD 13 CO VDD PMOS L=2u W=11u* M20 DRAIN GATE SOURCE BULK (-106 71 -104 82)M21 GND B 8 GND NMOS L=2u W=6u* M21 DRAIN GATE SOURCE BULK (-42 40 -40 46)M22 GND B 14 GND NMOS L=2u W=6u* M22 DRAIN GATE SOURCE BULK (-58 40 -56 46)M23 9 B GND GND NMOS L=2u W=6u* M23 DRAIN GATE SOURCE BULK (-78 40 -76 46)M24 13 C 9 GND NMOS L=2u W=6u* M24 DRAIN GATE SOURCE BULK (-70 40 -68 46)M25 8 A GND GND NMOS L=2u W=6u* M25 DRAIN GATE SOURCE BULK (-50 40 -48 46)M26 14 A 13 GND NMOS L=2u W=6u* M26 DRAIN GATE SOURCE BULK (-62 40 -60 46)M27 GND A 9 GND NMOS L=2u W=6u* M27 DRAIN GATE SOURCE BULK (-86 40 -84 46)M28 GND 13 CO GND NMOS L=2u W=6u* M28 DRAIN GATE SOURCE BULK (-106 40 -104 46)* Total Nodes: 19* Total Elements: 28* Total Number of Shorted Elements not written to the SPICE file: 0 * Extract Elapsed Time: 1 seconds.END。