超大规模集成电路第四次作业2016秋_段成华
段成华————第一次作业
第1题
解:20世纪60年代,英特尔公司的创始人摩尔预测集成电路中单位面积集成的晶体管数目大约每十八个月翻一番。
此后的三十多年，半导体工艺技术基本上按照摩尔定律的预测发展。
根据世界半导体行业共同制定的2005年国际半导体技术发展路线，2020年以前集成电路仍将按照摩尔定律持续高速发展。
根据世界半导体行业共同制定的2005年国际半导体技术发展路线图(ITRS)及其更新，2014年将采用22nm工艺，2017年将采用16nm工艺，2020年将采用11nm 工艺。
2013年高性能芯片上可集成的集体管数量突破8.8G，片上局部时钟频率达到22GHz；预计2020年将这些数据会分别突破超过35.3G和73GHz。
工艺的实现也存在很多制约的因素：晶体管特征尺寸达到nm量级，这使得物理设计的难度大大增加；微处理器芯片的功耗将超过封装功耗极限200W/mm2的5倍即1KW/mm2，功耗问题仍是一个不可规避的问题；而信号在一个时钟周期内传输的距离之相当于芯片尺寸的十分之一左右，导线延迟将会成为处理器主频提高的瓶颈；片内处理能力的进一步加强对封装能力提出了新的挑战，封装能力会成为系统性能提升的瓶颈。
在更遥远的未来，碳纳米管因其超常的能量及半导体性能而被认为是最有可能取代硅，成为未来信息革命的导火索。
第2题
解:表2-1所示。
表2-1 三极管数量和时钟频率
年代三极管数量时钟频率典型处理器(Inter) 70年代2300~60000.5MHz~2MHz 4004、8008、8080 80年代20000~134000 4MHz~20MHz 8086、8088、80286 00年代9500000~55000000 100MHz~1.6GHz Pentium II、III、4。
超大规模集成电路秋段成华老师第三次作业精编版
Assignment 3ing HSPICE and TSMC 0.18 µm CMOS technology model with 1.8 V powersupply, plot the subthreshold current I DSUB versus V BS, and the saturation currentI DSAT versus V BS for an NMOS device with W=400 nm and L=200 nm. Specify therange for V BS as 0 to –2.0 V. Explain the results.I DSUB和V BS的图如下图所示I DSAT versus V BS如下图所示：从图中可以看出，随着V BS的增加I DS在逐渐减小，其中亚阈值区域电流越来越接近0，从而使得NMOS的阈值电压上升，原先的阈值电压出在亚阈值趋于应有电流，但是现在已经没有了。
这主要是因为当在源与体之间加上一个衬底偏置电压V SB时，使得源极与衬底之间形成的寄生二极管正向导通，产生一个漏电流，使得I DS减小。
同时，它使强反型所要求的表面电势增加并且变为,从而使得NMOS导通所需要的阈值电压增大，验证了衬偏调制效应。
阈值电压比没有衬偏的大。
* SPICE INPUT FILE: problem.sp ID-VBS.param Supply=1.8 * Set value of Vdd.lib 'C:\synopsys\Hspice_A-2007.09\tsmc018\mm018.l' TT * Set 0.18um library .opt scale=0.1u * Set lambda*.model pch PMOS level=49 version=3.1*.model nch NMOS level=49 version=3.1mn Vdd gaten Gnd bn nch l=2 w=4 ad=20 pd=4 as=20 ps=4Vdd Vdd 0 'Supply'Vgsn gaten Gnd d cVbsn bn Gnd d c.dc Vbsn 0 -2 -0.05 Vgsn 0.6 1.8 0.2.print dc I1(mn).ending HSPICE and TSMC 0.18 um CMOS technology model with 1.8 V powersupply, plot log I DS versus V GS while varying V DS for an NMOS device withL=200 nm, W=800 nm and a PMOS with L=200 nm, W= 2 µm. Explain theresults.图中红线表示NMOS的I DS对V GS的曲线，从图中可以看出，随着V GS的增大I DS 的电流先为0，到后来逐渐增大，最后I DS对V GS的关系接近一个线性变化，且NMOS的导通电压约为0.43V，当V GS=0.43V的时候NMOS导通。
中国科学院大学 段成华 VLSI 超大规模集成电路 期末复习笔记(1到10章)
MOS 管 耗尽区电荷以及宽度
阈值电压的定义，饱和区线性区等阶段的电流
阈值电压：强反型发生时
饱和区： 与 Vgs-Vt 平方成正比
线性区：
ID
n
(VGS
VT
)VDS
VDS 2
2
Vds 较小时忽略平方项，就是线性关系
沟调效应
增加 Vds 会使漏结的耗尽区变大，缩小了有效沟道长度。 影响为：Vds 会增大 ID
Vdd Vdd 0 'Supply' VgspVdd gatep dc='Supply' Vgsngaten Gnd dc='Supply'
.dc Vgsp0 'Supply' 'Supply/20' .dc Vgsn0 'Supply' 'Supply/20'
.print dc I1(mp) .print dc I1(mn)
* Set TSMC 0.18um library
*.model pch PMOS level=49 version = 3.1 *.model nch NMOS level=49 version = 3.1
.options list node post measout * Option List: Prints a list of netlist elements, node connections, and values for components, voltage and current sources, parameters, and more. * Option Node: Prints a node cross-reference table. * Option Post: Saves simulation results for viewing by an interactive waveform viewer. * Option Measout: Outputs .MEASURE statement values and sweep parameters into an ASCII file.
《超大规模集成电路物理设计：从图分割到时序收敛》随笔
《超大规模集成电路物理设计：从图分割到时序收敛》读书笔记目录一、内容概览 (1)二、关于本书的背景知识介绍 (2)三、内容概览 (3)3.1 主要章节概述 (4)3.2 重点概念解析 (6)四、详细读书笔记 (7)五、本书中的关键观点和论点分析 (8)5.1 关于超大规模集成电路物理设计的关键观点 (10)5.2 书中论点的深度分析 (11)六、比较与评价 (13)6.1 本书与其他相关书籍的比较 (14)6.2 本书的优点与不足评价 (15)七、实践应用与案例分析 (16)7.1 书中理论在实际设计中的应用 (18)7.2 案例分析 (19)八、总结与心得体会 (21)8.1 本书的主要收获和启示 (22)8.2 个人对超大规模集成电路物理设计的未来展望 (23)一、内容概览《超大规模集成电路物理设计：从图分割到时序收敛》是一本深入探讨超大规模集成电路（VLSI）物理设计过程的著作。
本书从图分割的基本原理出发，详细阐述了集成电路设计的各个阶段，包括布局、布线、时序分析和验证等。
在图分割部分，本书介绍了如何将复杂的集成电路设计问题简化为更易于处理的子问题。
通过图论和计算机辅助设计（CAD）技术，作者提出了一系列高效的图分割算法，从而为后续的物理设计过程奠定了坚实的基础。
在布局阶段，本书重点讨论了如何根据电路结构和约束条件选择合适的布局算法。
作者详细分析了不同布局策略的优缺点，并提出了针对复杂电路的优化方法。
布线是集成电路设计中的关键步骤之一，本书介绍了多种布线算法，包括基于启发式的布线方法、基于物理约束的布线方法和基于人工智能技术的布线方法等。
作者还探讨了布线过程中的优化问题和挑战。
时序分析是确保集成电路正常工作的关键环节，本书详细阐述了时序分析的基本原理和方法，包括静态时序分析、动态时序分析和时序收敛等。
作者通过理论分析和实例验证，介绍了如何有效地进行时序分析和优化，以确保设计的集成电路具有良好的时序性能。
中科院_段成华_专用集成电路设计_作业 5
Assignment 51. Shown in the following figure is a 16*1 edge-triggered dual-port RAM that is frequently used in high speed buffering design. Please describe this RAM.配置成16*1的双端口边沿触发RAM，F和G函数发生器用于生成两个写端口，两个读端口，RAM阵列可以被同时在两个独立的地址进行读写操作，而且支持在同一地址进行读写操作。
F和G是地址输入端口，WE信号是写使能信号，和单端口一样，写使能信号为H时，在时钟的上升或下降沿可以将数据写入。
F端口支持地址的读和写，而G端G的输出来自G地址口支持地址的读，对于G函数发生器的写地址操作，来自F端口。
'G的值，同时利用F地址进行写，大大提高读写代表的数据，因此可以通过G地址读取'效率。
2. Metastability equations [Smith_ASICs]a. From Eq. 6.4: 0exp 1MTBF rcclock dataclock datat pf f T f f τ==，show that if we make twomeasurements of t r and MTBF then:1212ln MTBF ln MTBF r r c t t τ-=- (6.14)101exp MTBF r cc dt T f f τ=(6.15)解： 110expMTBF r cclock data t T f f τ=，220expMTBF r cclock datat T f f τ=得到101expMTBF r cc dt T f f τ=分别有：110=ln (MTBF )r clock data ct T f f τ，220=ln (MTBF )r clock data ct T f f τ121200-=ln (MTBF )-ln (MTBF )r r clock data clock data c ct t T f f T f f ττ⇒121200101220-=ln (MTBF )-ln (MTBF )ln (MTBF )==ln(MTBF MTBF )ln (MTBF )r r clock data clock data cclock data clock data t t T f f T f f T f f T f f τ⇒-1212ln MTBF ln MTBF r r c t t τ-⇒=-b. MTBU is extremely sensitive to variations in c τ, show that ：()()22MTBU Maybe Wrong MTBU MTBU Maybe Right r c cr c ct dd t dd ττττ-=-= (6.16)颠倒的平均失效时间和颠倒的平均时间类似，可以用上式进行微分：由0expMTBU rcclock datat T f f τ=，201MTBU=exp ()r r cc clock data c t td d T f f τττ⋅- 有2MTBU=MTBU()r cc t dd ττ- c. Show that the variation in MTBU is related to the variation in c τ by the followingexpression:MTBU MTBU cr c ct τττ⎛⎫∆-∆⎛⎫=⎪ ⎪⎝⎭⎝⎭(6.17) 由2MTBU=MTBU()r cc t dd ττ-，得到MTBU =()MTBU c r c c d t d τττ⎛⎫- ⎪⎝⎭， 根据微分的性质可以得到：MTBU MTBU cr c ct τττ⎛⎫∆-∆⎛⎫=⎪⎪⎝⎭⎝⎭。
超大规模集成电路秋段成华老师第四次作业
1.Shown below are buffer-chain designs.(1) Calculate the minimum delay of a chain of inverters for the overall effectivefan-out of 64/1.(2) Using HSPICE and TSMC 0.18 um CMOS technology model with 1.8 Vpower supply, design a circuit simulation scheme to verify them with their correspondent parameters of N, f, and t p.N=3.6 ∴N=3.246(1)γ=1 F=64∴f=√F所以最佳反相器数目约为3通过仿真可以得到tphl=1.3568E-11 tplh=1.7498E-11 tp0=1.5533E-11(2)N=1时，tphl= 5.2735E-10 tplh= 8.1605E-10 tpd= 6.7170E-10N=2时，tplh=2.2478E-10 tphl=2.5567E-10 tpd=2.4023E-10N=3时，tphl=2.0574E-10 tplh=2.1781E-10 tpd=2.1178E-10N=4时，tplh=2.1579E-10 tphl=2.2189E-10 tpd=2.1884E-10从仿真结果可以看出N=3或者N=4时延迟时间最优，且N=2、3、4得到的仿真延迟时间与理论推导的时间比较接近，比例基本上是18、15、15.3，而N=1时仿真得到的延迟时间远小于理论推导的时间，但是最优结果依旧是N=3,f=4,tp=15。
* SPICE INPUT FILE: Bsim3demo1.sp--a chain of inverters.param Supply=1.8.lib 'C:\synopsys\Hspice_A-2007.09\tsmc018\mm018.l' TT.option captab.option list node post measout.tran 10p 6000p************************************************************.param tdval=10p.meas tran tplh trig v(in) val=0.9 td=tdval rise=2+targ v(out) val=0.9 rise=2.meas tran tphl trig v(in) val=0.9 td=tdval fall=2+targ v(out) val=0.9 fall=2.meas tpd param='(tphl+tplh)/2'*macro definitions**************************************************************nmos1.subckt nmos1 n1 n2 n3mn n1 n2 n3 Gnd nch l=0.2u w=0.4u ad=0.2p^2 pd=0.4u as=0.2p^2 ps=0.4u.ends nmos1**pmos1*.subckt pmos1 p1 p2 p3mp p1 p2 p3 Vcc pch l=0.2u w=0.8u ad=0.4p^2 pd=0.8u as=0.4p^2 ps=0.8u.ends pmos1*.subckt inv1 in outxmn out in Gnd nmos1xmp out in Vcc pmos1vcc Vcc Gnd Supply.ends inv1**nmos2*.subckt nmos2 n1 n2 n3mn n1 n2 n3 Gnd nch l=0.2u w=1.12u ad=0.56p^2 pd=1.12u as=0.56p^2 ps=1.12u .ends nmos2**pmos2*.subckt pmos2 p1 p2 p3mp p1 p2 p3 Vcc pch l=0.2u w=2.24u ad=1.12p^2 pd=2.24u as=1.12p^2 ps=2.24u .ends pmos2*.subckt inv2 in outxmn out in Gnd nmos2xmp out in Vcc pmos2vcc Vcc Gnd Supply.ends inv2**nmos3*.subckt nmos3 n1 n2 n3mn n1 n2 n3 Gnd nch l=0.2u w=3.2u ad=1.6p^2 pd=3.2u as=1.6p^2 ps=3.2u.ends nmos3**pmos3.subckt pmos3 p1 p2 p3mp p1 p2 p3 Vcc pch l=0.2u w=6.4u ad=3.2p^2 pd=6.4u as=3.2p^2 ps=6.4u.ends pmos3*.subckt inv3 in outxmn out in Gnd nmos3xmp out in Vcc pmos3vcc Vcc Gnd Supply.ends inv3**nmos4*.subckt nmos4 n1 n2 n3mn n1 n2 n3 Gnd nch l=0.2u w=9.04u ad=4.52p^2 pd=9.04u as=4.52p^2 ps=9.04u.ends nmos4**pmos4*.subckt pmos4 p1 p2 p3mp p1 p2 p3 Vcc pch l=0.2u w=18.08u ad=9.04p^2 pd=18.08u as=9.04p^2 ps=18.08u .ends pmos4*.subckt inv4 in outxmn out in Gnd nmos4xmp out in Vcc pmos4vcc Vcc Gnd Supply.ends inv4*main circuit netlistxinv1 in out1 inv1xinv2 out1 out2 inv2xinv3 out2 out3 inv3xinv4 out3 out inv4cl out Gnd 154.24fVin in Gnd 0.9 pulse(0.0 1.8 219p 40p 40p 1100p 2400p).print tran v(in) v(out).end2.Consider the logic network below, which may represent the critical path of a morecomplex logic block. The output of the。
超大规模集成电路第四次作业2016秋_段成华
1. Shown below are buffer-chain designs.(1) Calculate the minimum delay of a chain of inverters for the overalleffective fan-out of 64/1.Solution ：由题可知：64=F 根据经验6.3=opt f 为最合适的值，所以6.364===N N F f ，所以24.3=N ，但是级数必须为整数所以取3=N ，又因为1=γ，所以：15)641(3,464303=+⨯===p p t t f ，所以时最合适4=f 。
(2) Using HSPICE and TSMC 0.18 um CMOS technology model with1.8 V power supply, design a circuit simulation scheme to verify themwith their correspondent parameters of N, f, and t p .Solution:根据（1）中计算知道三级最合适，所以验证如下：A ）、一级无负载测本征延时代码如下：.title buffer-chain 1.lib 'C:\synopsys\Hspice_D-2010.03-SP1\tsmc018\mm018.l' TT * set0.18um library.opt scale=0.1u * set lambda.options post=2 list.temp 27.global vddVdd vdd gnd 1.8vin vin 0 0.9 pulse 0 1.8 25n 5p 5p 49.99n 100n $频率为10MhzCl vout gnd 0f $Cg1=2.46fF，负载为CL=157.44fF.subckt inv in out wn=3.5 wp=10 t=7.5mn out in gnd gnd NCH l=2 w=wn ad='wn*t' pd='wn+2*t' as='wn*t' ps='wn+2*t'mp out in vdd vdd PCH l=2 w=wp ad='wp*t' pd='wp+2*t' as='wp*t' ps='wp+2*t'.endsX1 vin vout inv wn=3.5 wp=10 t=7.5.op.tran 5p 5n.meas tran voutmax max v(vout) from=5p to=5n.meas tran voutmin min v(vout) from=5p to=5n$一级.meas tran tphl1+trig v(vin)+val=0.9+rise=1+targ v(vout)+val='0.5*(voutmax-voutmin)+voutmin'+fall=1.meas tran tplh1+trig v(vin)+val=0.9+fall=1+targ v(vout)+val='0.5*(voutmax-voutmin)+voutmin'+rise=1.end1）一级无负载测得本征延时约为17ps；2）带上64倍Cg1大小的负载测得延时为750.35ps，是本征延时的44倍B）、三级带负载测延时代码如下：.title buffer-chain 3.lib 'C:\synopsys\Hspice_D-2010.03-SP1\tsmc018\mm018.l' TT * set 0.18um library.opt scale=0.1u * set lambda.options post=2 list.temp 27.global vdd.param fan=4Vdd vdd gnd 1.8vin vin 0 0.9 pulse 0 1.8 25n 5p 5p 49.99n 100nCl vout gnd 0f $Cg1=2.46fF，负载为CL=157.44fF.subckt inv in out wn=3.5 wp=10 t=7.5mn out in gnd gnd NCH l=2 w=wn ad='wn*t' pd='wn+2*t' as='wn*t' ps='wn+2*t'mp out in vdd vdd PCH l=2 w=wp ad='wp*t' pd='wp+2*t' as='wp*t' ps='wp+2*t'.endsX1 vin 2 inv wn=3.5 wp=10 t=7.5X2 2 3 inv wn='fan*3.5' wp='fan*10' t=5X3 3 vout inv wn='fan*fan*3.5' wp='fan*fan*10' t=5.op.tran 50p 500n.meas tran voutmax max v(vout) from=50p to=500n.meas tran voutmin min v(vout) from=50p to=500n$三级.meas tran tphl3+trig v(vin)+val=0.9+rise=1+targ v(vout)+val='0.5*(voutmax-voutmin)+voutmin'+fall=1.meas tran tplh3+trig v(vin)+val=0.9+fall=1+targ v(vout)+val='0.5*(voutmax-voutmin)+voutmin'+rise=11）带上64倍Cg1大小的负载测得延时为174.6ps ，是本征延时的10.27倍总结如下：经过调整参数近似时每一级的1=γ，所以经过手工计算得到一级带负载和三级带负载的延时比值为：2344.065151300==p p t t tp tp ，而仿真得到的结果为2327.035.7506.174=，所以符合手工计算的比值，同理其他级的延时代码也是如上的写法，经过仿真得到三级延时最小。
2004年数字大规模集成电路作业答案
＋…＋Y 0 ）
＝X×((Y −1 ＋Y 0 ＋2×Y 1 －4×Y 2 )＋…
＋（Y n −1 ＋Y n ＋2×Y n +1 －4×Y n+ 2 ）×2 ）n＝3K 时， ＋（Y n −2 ＋Y n −1 ＋2×Y n －4×Y n +1 ）×2 ）n＝3K＋1 时， ＋（Y n −3 ＋Y n −2 ＋2×Y n −1 －4×Y n ）×2 ）n＝3K＋2 时， 2． Yi+2 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 Yi+1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 Yi 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 Yi-1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Pi 0 X X 2X 2X 3X 3X 4X -4X -3X -3X -2X -2X -X -X 0 Yi+3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 Yi+2 0 0 0 0 0 0 0 1 -1 0 0 0 0 0 0 0 Yi+1 0 0 0 1 1 1 1 0 0 -1 -1 -1 -1 0 0 0 Yi 0 1 1 0 0 1 1 0 0 -1 -1 0 0 -1 -1 0 Yi-1 0 -1 0 -1 0 -1 0 -1 0 -1 0 -1 0 -1 0 -1
µ pξ ox W 1 1 2 2 （Vin－Vdd－Vtp） = × Kp × （VM－Vdd－Vtp） ，其中Kp＝ × Ip＝ − × Kp × 2 2 t ox L
Vdd + VTp + VTn
由于 Ip＋In＝0 可以得出 VM =
Kn Kp
超大规模集成电路秋段成华老师第三次作业
超大规模集成电路2017年秋段成华老师第三次作业(总6页)--本页仅作为文档封面，使用时请直接删除即可----内页可以根据需求调整合适字体及大小--Assignment 3ing HSPICE and TSMC µm CMOS technology model with V power supply,plot the subthreshold current I DSUB versus V BS, and the saturation current I DSATversus V BS for an NMOS device with W=400 nm and L=200 nm. Specify the range for V BS as 0 to – V. Explain the results.I DSUB和V BS的图如下图所示I DSAT versus V BS如下图所示：从图中可以看出，随着V BS的增加I DS在逐渐减小，其中亚阈值区域电流越来越接近0，从而使得NMOS的阈值电压上升，原先的阈值电压出在亚阈值趋于应有电流，但是现在已经没有了。
这主要是因为当在源与体之间加上一个衬底偏置电压V SB时，使得源极与衬底之间形成的寄生二极管正向导通，产生一个漏电流，使得I DS减小。
同时，它使强反型所要求的表面电势增加并且变为|−2ΦF+V SB|,从而使得NMOS导通所需要的阈值电压增大，验证了衬偏调制效应。
V T=V T0+γ(√|−2ΦF+V SB|−√|2ΦF|)。
阈值电压比没有衬偏的大。
* SPICE INPUT FILE: ID-VBS.param Supply= * Set value of Vdd.lib 'C:\synopsys\\tsmc018\' TT * Set library.opt scale= * Set lambda*.model pch PMOS level=49 version=*.model nch NMOS level=49 version=mn Vdd gaten Gnd bn nch l=2 w=4 ad=20 pd=4 as=20 ps=4Vdd Vdd 0 'Supply'Vgsn gaten Gnd dcVbsn bn Gnd dc.dc Vbsn 0 -2 Vgsn.print dc I1(mn).ending HSPICE and TSMC um CMOS technology model with V power supply,plot log I DS versus V GS while varying V DS for an NMOS device with L=200 nm, W=800 nm and a PMOS with L=200 nm, W= 2 µm. Explain the results.图中红线表示NMOS的I DS对V GS的曲线，从图中可以看出，随着V GS的增大I DS的电流先为0，到后来逐渐增大，最后I DS对V GS的关系接近一个线性变化，且NMOS的导通电压约为，当V GS=的时候NMOS导通。
《超大规模集成电路设计》考试习题(含答案)完整版
1．集成电路的发展过程经历了哪些发展阶段？划分集成电路的标准是什么？集成电路的发展过程:•小规模集成电路(Small Scale IC，SSI)•中规模集成电路(Medium Scale IC，MSI)•大规模集成电路(Large Scale IC，LSI)•超大规模集成电路(Very Large Scale IC，VLSI)•特大规模集成电路(Ultra Large Scale IC，ULSI)•巨大规模集成电路(Gigantic Scale IC，GSI）划分集成电路规模的标准2．超大规模集成电路有哪些优点？1. 降低生产成本VLSI减少了体积和重量等,可靠性成万倍提高,功耗成万倍减少.2.提高工作速度VLSI内部连线很短,缩短了延迟时间.加工的技术越来越精细.电路工作速度的提高,主要是依靠减少尺寸获得.3. 降低功耗芯片内部电路尺寸小,连线短,分布电容小,驱动电路所需的功率下降.4. 简化逻辑电路芯片内部电路受干扰小,电路可简化.5.优越的可靠性采用VLSI后，元件数目和外部的接触点都大为减少，可靠性得到很大提高。
6.体积小重量轻7.缩短电子产品的设计和组装周期一片VLSI组件可以代替大量的元器件,组装工作极大的节省,生产线被压缩,加快了生产速度.3．简述双阱CMOS工艺制作CMOS反相器的工艺流程过程。
1、形成N阱2、形成P阱3、推阱4、形成场隔离区5、形成多晶硅栅6、形成硅化物7、形成N管源漏区8、形成P管源漏区9、形成接触孔10、形成第一层金属11、形成第一层金属12、形成穿通接触孔13、形成第二层金属14、合金15、形成钝化层16、测试、封装，完成集成电路的制造工艺4．在VLSI设计中，对互连线的要求和可能的互连线材料是什么？互连线的要求低电阻值：产生的电压降最小；信号传输延时最小（RC时间常数最小化）与器件之间的接触电阻低长期可靠工作可能的互连线材料金属（低电阻率），多晶硅（中等电阻率），高掺杂区的硅(注入或扩散)（中等电阻率）5．在进行版图设计时为什么要制定版图设计规则？—片集成电路上有成千上万个晶体管和电阻等元件以及大量的连线。
超大规模集成电路2017年秋段成华老师第四次作业
超大规模集成电路2017年秋段成华老师第四次作业1.Shown below are buffer-chain designs.(1) Calculate the minimum delay of a chain of inverters for the overalleffective fan-out of 64/1.(2) Using HSPICE and TSMC 0.18 um CMOS technology model with 1.8 Vpower supply, design a circuit simulation scheme to verify them with their correspondent parameters of N, f, and t p.N=3.6 ∴N=3.246(1)γ=1 F=64∴f=√F所以最佳反相器数目约为3通过仿真可以得到tphl=1.3568E-11 tplh=1.7498E-11 tp0=1.5533E-11(2)N=1时，tphl= 5.2735E-10 tplh= 8.1605E-10 tpd= 6.7170E-10N=2时，tplh=2.2478E-10 tphl=2.5567E-10 tpd=2.4023E-10N=3时，tphl=2.0574E-10 tplh=2.1781E-10 tpd=2.1178E-10N=4时，tplh=2.1579E-10 tphl=2.2189E-10 tpd=2.1884E-10从仿真结果可以看出N=3或者N=4时延迟时间最优，且N=2、3、4得到的仿真延迟时间与理论推导的时间比较接近，比例基本上是18、15、15.3，而N=1时仿真得到的延迟时间远小于理论推导的时间，但是最优结果依旧是N=3,f=4,tp=15。
* SPICE INPUT FILE: Bsim3demo1.sp--a chain of inverters.param Supply=1.8.lib 'C:\synopsys\Hspice_A-2007.09\tsmc018\mm018.l' TT.option captab.option list node post measout.tran 10p 6000p************************************************************.param tdval=10p.meas tran tplh trig v(in) val=0.9 td=tdval rise=2+targ v(out) val=0.9 rise=2.meas tran tphl trig v(in) val=0.9 td=tdval fall=2+targ v(out) val=0.9 fall=2.meas tpd param='(tphl+tplh)/2'*macro definitions**************************************************************pmos3*.subckt pmos3 p1 p2 p3mp p1 p2 p3 Vcc pch l=0.2u w=6.4u ad=3.2p^2 pd=6.4u as=3.2p^2 ps=6.4u .ends pmos3*.subckt inv3 in outxmn out in Gnd nmos3xmp out in Vcc pmos3vcc Vcc Gnd Supply.ends inv3**nmos4*.subckt nmos4 n1 n2 n3mn n1 n2 n3 Gnd nch l=0.2u w=9.04u ad=4.52p^2 pd=9.04u as=4.52p^2 ps=9.04u .ends nmos4**pmos4*.subckt pmos4 p1 p2 p3mp p1 p2 p3 Vcc pch l=0.2u w=18.08u ad=9.04p^2 pd=18.08u as=9.04p^2 ps=18.08u.ends pmos4*.subckt inv4 in outxmn out in Gnd nmos4xmp out in Vcc pmos4vcc Vcc Gnd Supply.ends inv4*main circuit netlistxinv1 in out1 inv1xinv2 out1 out2 inv2xinv3 out2 out3 inv3xinv4 out3 out inv4cl out Gnd 154.24fVin in Gnd 0.9 pulse(0.0 1.8 219p 40p 40p 1100p 2400p).print tran v(in) v(out).end2.Consider the logic network below, which may represent the critical path of amore complex logic block. The output of the。
中科院_段成华_专用集成电路设计_作业 2
Assignment 21. (7.10)Implement a NAND gate model using the IEEE nine-valued system.For the RS flip-flop shown in Figure 7.60, assume that both gate outputs are initially U, and that the two inputs R——and S——are initially 0 and switch to 1 simultaneously. Simulate the circuit at logic gate level when:a.Both gates have identical delays.b.The two gates have different delays. Compare your results.YY’Figure 7.60 R-S flip-flop------------------------------------------------------------------------------------------------------- ----------------------------------------RS触发器的门级模型----------------------------------- ------------------------------------------------------------------------------------------------------- library IEEE;use IEEE.STD_LOGIC_1164.ALL;entity RS isport ( NS,NR: in std_logic;Y,NY : out std_logic);end entity RS;architecture rtl of RS iscomponent nand0 isport (a,b:in std_logic;c:out std_logic);end component;signal z1,z2:std_logic;beginNY<=z2;Y<=z1;u1:nand0 port map(NS,z2,z1);u2:nand0 port map(NR,z1,z2);end architecture rtl;------------------------------------------------------------------------------------------------------- ----------------------------------RS触发器的门级模型测试激励----------------------------- ------------------------------------------------------------------------------------------------------- library IEEE;use IEEE.STD_LOGIC_1164.ALL;entity RS_TB isend entity RS_TB;architecture RTL of RS_TB iscomponent RS isport ( NS,NR: in std_logic;Y,NY: out std_logic);end component;signal NY :std_logic:='1';signal Y :std_logic:='1';signal NS :std_logic:='0';signal NR :std_logic:='0';beginDUT:RS port map(NS => NS,NR => NR,y => y,NY => NY);processbeginNS <= '0';NR <= '0';wait for 0.1 us;NS <= '1';NR <= '1';wait for 0.1 us;end process;end architecture RTL;------------------------------------------------------------------------------------------------------- --------------共同延迟的RS电路门级仿真、此次采用的是VCS 2009.12--------------- -------------------------------------------------------------------------------------------------------一、建立和设置环境变量二、分析三、Elaboration四、仿真1、调用DVE2、查看仿真波形3、根据DVE检查波形，分析功能上图是VCS图形界面的DVE工具显示的波形图，从上面可以得到一下几个结论：1、初始状态输出端为‘U’，输入端均为‘0’；2、在1ns的反应延迟之后，输出端根据当前状态被置为‘1’；3、在100ns时，输入端同时置‘1’，此时输出端出现震荡状态。
超大规模集成电路与系统设计国科大段成华
超⼤规模集成电路与系统设计国科⼤段成华段⽼师的VLSI设计真的是⼀门很好的课程，不管你有没有打算将来从事集成电路的研究，都可以学⼀学。
我基本是毫⽆基础的那类同学，本科的时候唯⼀上过的数字电路基础都差点挂科，所以在刚开始学这门课程的时候连最起码的CMOS是由NMOS和PMOS组成的都不知道，但是好在这门课就是⼀门基础课，或者说⽼师对这门课是基础课的意识很强，不会出现其他课程认定学⽣们⼀些基础知识都很牢固⽽将⼀些很重要的概念讲不明⽩的情况。
课程从集成电路的历史、发展和现在中国⾯临的技术难题，讲到器件，分析NMOS的各种参数和静态动态特性，接着是CMOS反相器的内容，属于NMOS的进阶，继续是CMOS的组合逻辑，接着是时序逻辑，再讲基于阵列的CPLD和FPGA，然后是VHDL中的顺序和并发语句，最后是有限状态机的内容，真的很连贯，我学的也很清晰，最重要的是，⾥⾯还穿插了HSPICE仿真和ISM仿真的实操内容，让同学们真正能够动⼿验证⾃⼰的设计以及设计⼀些简单的电路。
段⽼师的讲课能⼒是⽏庸置疑的，他同时也很风趣，会分享⼀些他在国外的有趣经历，⽐如全熟的⽜排⽤“well down”形容，也会讲⼀些以后⼯作的建议，不断地提醒我们养成写技术⽂档的习惯，当然也会告诫我们⼀些处世技巧，不要将⾃⼰的技术藏着掖着，你是⽃不过公司管理层的...总的来说，课程内容本⾝很丰富，上课的时候都没有时间看⼿机的，只能马不停蹄的记笔记，同时上课的体验也很好，有问答有课堂之外的消遣。
但是考试可能不太友善，按他的说法就是⼀百多⼈会有三四⼗⼈不及格，但是会通过作业的20%的平时成绩将挂科⼈数控制在⼗多个。
为了通过这个考试我也是花了很多时间的，六⼗多页的笔记本都被我写满了，从本科到现在都没学过知识点这么多的课程，关键是⽼师不会划重点，你复习的东西很可能就不会考核，当然这和国际是接轨的，也督促你将学过的内容完整全⾯的掌握⼀遍。
我想，在集成电路这⼀块，每⼀个细⼩的知识都可能造成最后设计的芯⽚出错，所以也是⽆可厚⾮的，我们能做的，只是抱着为国解难的态度去复习吧，这样动⼒会更充⾜⼀些。
超大规模集成电路第七次作业2016秋,段成华
Assignment 71.Analyze the sequential element (SE) of Actel ACT FPGA (as shown below) with any possible combinations of C1, C2 and CLR C controls.A. Which functions does this SE support?B. Verify these functions by using HSPICE simulator at circuit level OR using Modelsim simulator at logic level.Master Latch Slave LatchFigure 1 Actel ACT 2 and ACT 3 Logic Modules: The equivalent circuit (withoutbuffering) of the SE (sequential element)Solution:A：（1）、C1=0，C2=0，CLR=1，S1=0，D输出到M，同时将M传递到F1，G5处于采样阶段，而S2=1，所以G7处于保持状态；若CLR=0，G6和G8输出为0，整个电路不工作。
（2）、C1=1，C2=0，CLR=1，则S1=0，G5处于采样状态将信号传递到M，MC=1，M传输到F1，同时S2=0，则F1传递到S，同时也传递到Q，即直通状态，CLR=0也是如此状态，因为T=1。
（3）、C1=0，C2=1，CLR=1，由于MC=1，所以输出到F1，且S1=1，G5处于保持，而S2=0，所以F1传输到S，同时可以传递到Q，这个属于边沿触发器的传递阶段。
若CLR=0，MC=0，所以都清0。
（4）、C1=1，C2=1，CLR=1，则S1=0，D输出到M，MC=1，所以M采样到F1，而G7则处于保持状态，CLR=0，若CLR=0，G6和G8输出为0，整个电路不工作。
中科院数字集成系统设计(段成华)作业答案
Assignment 1:1.ITRS：International Technology Roadmap for Semiconductors 中文:国际半导体技术蓝图Gate-Equivalent:gate equivalent (GE) stands for a unit of measure which allows to specify manufacturing-technology-independent complexity of digital electronic circuitsTechnology Nodes:A technology node is defined as the ground rules of a process governed by the smallest feature printed in a repetitive arrayFeature size: The size of the elements on a chip, which is designated by the DRAM half pitch(动态随机存取存储器半间距). The smallest feature size is generally smaller than the feature size for a technology generation (technology node).Behavioral representation: representing a design as a Black Box and describe its outputs in term of its input and time行为表示：表示一种设计，这个设计只描述它们的输入和输出以及具体的时序结构。
Structural representation: A Black Box is represented as a set of components and connections结构表示：表示一种设计结构，其中的结构是由一系列的组件和连线构成Geometrical representation: it ignores what the design is supposed to do and binds its structure in space or to silicon.It entails the specification of all geometric patterns defining the physical layout of the chip, as well as their position几何表示：在这个结构中，不注意设计的目的是什么，只关心具体的几何实现，这种设计结构通过定义在芯片上的所有器件的物理布局甚至是具体位置来实现所有的几何设计。
超大规模集成电路第八次作业2016秋,段成华
Assignment 81.Access relevant reference books or technical data books and give accuratedefinitions for the following timing parameters:(1)design entity,(2)signal driver,(3)transaction,(4)event,(5)time queue,(6)delta delay,(7)simulation time,(8)simulation cycle,(9)inertial time,(10)transport time.(1)design entity: In VHDL a given logic circuit represented as a design entity. Adesign entity, in return , consists of two different types of description: the interface description and one or more architectural bodies. The interface description declares the entity and describes its inputs and outputs.(2)signal driver: If a process contains one or more signal assignment statementthat schedule future values for some signal X, the VHDL simulator creates a single value holder called a signal driver.(3)transaction:A pair consisting of a value and time. The value part represents afuture value of the driver; the time part represents the time at which the value part becomes the current value of driver.(4)event: It’s a kind of signal property and presents signal jump. Such asif(clk'event and clk='1).(5)time queue: It’s used to keep some signal transactions in the simulator. Timequeue entries are represented as a two-tuple of the form(SN,V), where SN is a signal name and V is the value the signal is scheduled to assume at the scheduled time. Each time queue entry is called a signal transaction.(6)delta delay: A period of time greater than 0, but less than any standard time unitno number of delta delay added together can cause simulation time to advance.(7)simulation time: The elapsed time in standard time units during simulation.(8)simulation cycle: Every time simulation time advances, a simulation cycleoccurs, which we now define more formally. The execution of a model consists of an initialization phase followed by the repetitive execution of processes in the process network. Each repetition is said to be a simulation cycle.(9)inertial time: Example: Z <= I after 10ns; The signal propagation will takeplace if and only if input I persists at a given level for 10ns-the amount of time specified in the after clause.(10)transport time: Z <= transport I after 10ns; All changes on I will propagate toZ, regardless of how long the value of I stays at the new level.2.Construct VHDL models for 74-139 dual 2-to-4-line decoders using threedescription types, i.e., behavioral, dataflow and structural descriptions. Synthesize and simulate these models respectively in the environment of Xilinx ISE with the ModelSim simulator integrated. When simulating these models, test vector(s) are required to stimulate the units under test (UUT). Reasonable test vectors are designed and created by your own as sources added to your VHDL project.Logic schematic of 74-139:Function table of one decoder of 74-139:（1-- Company:-- Engineer:-- Create Date: 21:14:09 12/02/2016-- Design Name:-- Module Name: deceoder_beh - Behavioral -- Project Name:-- Target Devices:-- Tool versions:-- Description:-- Dependencies:-- Revision:-- Revision 0.01 - File Created-- Additional Comments:library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;---- Uncomment the following library declaration if instantiating ---- any Xilinx primitives in this code.--library UNISIM;--use UNISIM.VComponents.all;entity deceoder_beh isPort ( G1,G2 : in std_logic;A : in std_logic_vector(1 downto 0);B : in std_logic_vector(1 downto 0);Y1 : out std_logic_vector(3 downto 0);Y2 : out std_logic_vector(3 downto 0));end deceoder_beh;architecture Behavioral of deceoder_beh isbeginde1: process (A, G1)beginif G1 = '1' theny1 <= "1111"; -- sequential statementelsecase A iswhen "00" => Y1 <= "1110";when "01" => Y1 <= "1101";when "10" => Y1 <= "1011";when "11" => Y1 <= "0111";when others => Y1 <= "1111";end case;end if;end process;de2: process (B, G2)beginif G2 = '1' thenY2 <= "1111"; -- sequential statementelsecase B iswhen "00" => Y2 <= "1110";when "01" => Y2 <= "1101";when "10" => Y2 <= "1011";when "11" => Y2 <= "0111";when others => Y2 <= "1111";end case;end if;end process;end Behavioral;TestBench代码如下：-- Company:-- Engineer:-- Create Date: 22:25:59 12/02/2016-- Design Name:-- Module Name: D:/ISE11.1_example/decoder/deconder_beh_tb.vhd-- Project Name: decoder-- Target Device:-- Tool versions:-- Description:-- VHDL Test Bench Created by ISE for module: deceoder_beh-- Dependencies:-- Revision:-- Revision 0.01 - File Created-- Additional Comments:-- Notes:-- This testbench has been automatically generated using types std_logic and -- std_logic_vector for the ports of the unit under test. Xilinx recommends-- that these types always be used for the top-level I/O of a design in order-- to guarantee that the testbench will bind correctly to the post-implementation -- simulation model.LIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.all;USE ieee.numeric_std.ALL;ENTITY deconder_beh_tb ISEND deconder_beh_tb;ARCHITECTURE behavior OF deconder_beh_tb IS-- Component Declaration for the Unit Under Test (UUT)COMPONENT deceoder_behPORT(G1 : IN std_logic;G2 : IN std_logic;A : IN std_logic_vector(1 downto 0);B : IN std_logic_vector(1 downto 0);Y1 : OUT std_logic_vector(3 downto 0);Y2 : OUT std_logic_vector(3 downto 0));END COMPONENT;--Inputssignal G1 : std_logic := '0';signal G2 : std_logic := '0';signal A : std_logic_vector(1 downto 0) := (others => '0');signal B : std_logic_vector(1 downto 0) := (others => '0');--Outputssignal Y1 : std_logic_vector(3 downto 0);signal Y2 : std_logic_vector(3 downto 0);BEGIN-- Instantiate the Unit Under Test (UUT)uut: deceoder_beh PORT MAP (G1 => G1,G2 => G2,A => A,B => B,Y1 => Y1,Y2 => Y2);-- Stimulus processstim_proc: processbegin-- insert stimulus hereG1 <='1';WAIT FOR 100 ns;G1 <='0';A <= "00";B <= "00";-- --------------------------------------- ------------- Current Time: 200nsWAIT FOR 100 ns;G1 <='0';A <= "01";B <= "01";-- --------------------------------------- ------------- Current Time: 300nsWAIT FOR 100 ns;G1 <='0';A <= "10";B <= "10";-- --------------------------------------- ------------- Current Time: 400nsWAIT FOR 100 ns;G1 <='0';a <= "11";b <= "11";WAIT FOR 100 ns;end process;END;测试波形如下：可以看到当G1=0和G2=0可以正常的译码，当G1=1和G2=1，则Y1和Y2都输出”1111”。
超大规模集成电路2017年秋段成华老师第一次作业
Assignment 1:冉文浩2017180136260161.Give a formal or descriptive definition for each of the following terms.●ITRS,1●Gate-Equivalent,1●Technology Nodes,1●Feature size,1●IC design complexity sources,1 ●Behavioral representation,1●Abstraction hierarchy,1●IC design,1●Synthesis,1●Refinement,1●System-level synthesis,1●Logic synthesis,1●Layout synthesis,1●Partial design tree,●Design window,1●Digital design space,1●Static timing analysis,1●Behavioral simulation,1●Post place and routesimulation,1●Composition-based approach.12.Access the Internet for information about Daniel D. Gajski’s “Y-c hart”methodology for integrated circuits design. According to your investigation of the related research papers and/or technical reports, please summarize the “Y-c hart”theory, including (1) design representation domains, (2) design abstraction hierarchy and (3) design activities. References must be listed at the end of your report.3.Write a summary in Chinese of the paper “A New Ear in Advanced IC Design” (inless than 200 characters).1. Give a formal or descriptive definition for each of the following terms.ITRS：International Technology Roadmap for Semiconductor(国际半导体技术发展路线图)Gate-Equivalent：A gate equivalent (GE) stands for a unit of measure which allows to specify manufacturing-technology-independent complexity of digital electronic circuits. It corresponds to a two input NAND gateTechnology Nodes：DRAM 结构里第一层金属的金属间距(pitch)的一半Feature size：roughly half the length of the smallest transistor(芯片上的最小物理尺寸)IC design complexity sources: It includes four main metrics：reliability、cost、performance and power consumption. It also includes four complexity sources：large size、variability and reliability、power dissipation and heterogeneity.Behavioral representation: Represents a design as a black box and its outputs in terms of its input and time. Indicates no geometrical information or structure information. Tables the form of text, math or algorithm.Abstraction hierarchy：Abstraction hierarchies are a human invention designed to assist people in engineering every complex systems by ignoring unnecessary details.A set of interrelated representation levels that allow a system to be represented in varying amounts of details. It includes six levels：system level、chip/algorithm level、RTL、logic gate level、circuit level、layout/silicon levelIC design: An integrated circuit is a set of electronic circuits on one small flat piece (or "chip") of semiconductor material, normally silicon.(在以小片半导体材料上面设计大量的集成电路)Synthesis：将高层次的信息转换成低层次的描述，具体是指将行为域的信息转换成结构域的信息。
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1. Shown below are buffer-chain designs.(1) Calculate the minimum delay of a chain of inverters for the overalleffective fan-out of 64/1.Solution ：由题可知：64=F 根据经验6.3=opt f 为最合适的值，所以6.364===N N F f ，所以24.3=N ，但是级数必须为整数所以取3=N ，又因为1=γ，所以：15)641(3,464303=+⨯===p p t t f ，所以时最合适4=f 。
(2) Using HSPICE and TSMC 0.18 um CMOS technology model with1.8 V power supply, design a circuit simulation scheme to verify themwith their correspondent parameters of N, f, and t p .Solution:根据（1）中计算知道三级最合适，所以验证如下：A ）、一级无负载测本征延时代码如下：.title buffer-chain 1.lib 'C:\synopsys\Hspice_D-2010.03-SP1\tsmc018\mm018.l' TT * set0.18um library.opt scale=0.1u * set lambda.options post=2 list.temp 27.global vddVdd vdd gnd 1.8vin vin 0 0.9 pulse 0 1.8 25n 5p 5p 49.99n 100n $频率为10MhzCl vout gnd 0f $Cg1=2.46fF，负载为CL=157.44fF.subckt inv in out wn=3.5 wp=10 t=7.5mn out in gnd gnd NCH l=2 w=wn ad='wn*t' pd='wn+2*t' as='wn*t' ps='wn+2*t'mp out in vdd vdd PCH l=2 w=wp ad='wp*t' pd='wp+2*t' as='wp*t' ps='wp+2*t'.endsX1 vin vout inv wn=3.5 wp=10 t=7.5.op.tran 5p 5n.meas tran voutmax max v(vout) from=5p to=5n.meas tran voutmin min v(vout) from=5p to=5n$一级.meas tran tphl1+trig v(vin)+val=0.9+rise=1+targ v(vout)+val='0.5*(voutmax-voutmin)+voutmin'+fall=1.meas tran tplh1+trig v(vin)+val=0.9+fall=1+targ v(vout)+val='0.5*(voutmax-voutmin)+voutmin'+rise=1.end1）一级无负载测得本征延时约为17ps；2）带上64倍Cg1大小的负载测得延时为750.35ps，是本征延时的44倍B）、三级带负载测延时代码如下：.title buffer-chain 3.lib 'C:\synopsys\Hspice_D-2010.03-SP1\tsmc018\mm018.l' TT * set 0.18um library.opt scale=0.1u * set lambda.options post=2 list.temp 27.global vdd.param fan=4Vdd vdd gnd 1.8vin vin 0 0.9 pulse 0 1.8 25n 5p 5p 49.99n 100nCl vout gnd 0f $Cg1=2.46fF，负载为CL=157.44fF.subckt inv in out wn=3.5 wp=10 t=7.5mn out in gnd gnd NCH l=2 w=wn ad='wn*t' pd='wn+2*t' as='wn*t' ps='wn+2*t'mp out in vdd vdd PCH l=2 w=wp ad='wp*t' pd='wp+2*t' as='wp*t' ps='wp+2*t'.endsX1 vin 2 inv wn=3.5 wp=10 t=7.5X2 2 3 inv wn='fan*3.5' wp='fan*10' t=5X3 3 vout inv wn='fan*fan*3.5' wp='fan*fan*10' t=5.op.tran 50p 500n.meas tran voutmax max v(vout) from=50p to=500n.meas tran voutmin min v(vout) from=50p to=500n$三级.meas tran tphl3+trig v(vin)+val=0.9+rise=1+targ v(vout)+val='0.5*(voutmax-voutmin)+voutmin'+fall=1.meas tran tplh3+trig v(vin)+val=0.9+fall=1+targ v(vout)+val='0.5*(voutmax-voutmin)+voutmin'+rise=11）带上64倍Cg1大小的负载测得延时为174.6ps ，是本征延时的10.27倍总结如下：经过调整参数近似时每一级的1=γ，所以经过手工计算得到一级带负载和三级带负载的延时比值为：2344.065151300==p p t t tp tp ，而仿真得到的结果为2327.035.7506.174=，所以符合手工计算的比值，同理其他级的延时代码也是如上的写法，经过仿真得到三级延时最小。
.end2. Consider the logic network below, which may represent the criticalpath of a more complex logic block. The output of the network isloaded with a capacitance which is 5 times larger than the inputcapacitance of the first gate, which is a minimum-sized inverter. Theeffective fanout of the path hence equals F = C L /Cg1 = 5.Using HSPICE and TSMC 0.18 um CMOS technology model with 1.8 Vpower supply, design a circuit simulation scheme to verify theOPTIMAZATION parameters of g , f , and s for each of the inverter andgates.Solution: 由题得到路径逻辑努力925135351=⨯⨯⨯=G ，由于没有分支B =1，所以9125==GFB H ，所以使延时最小的逻辑努力为93.191254===N H h ，得到如下的扇出系数：93.1,16.1,16.1,93.14321====f f f f ，利用书上公式6.18计算得到尺寸系数6.2/,34.1/,16.1/,14132143121321121=======g g f f f S g g f f S g g f S S 。
电路仿真代码如下：.title INV 2NAND 2NOR.lib 'C:\synopsys\Hspice_D-2010.03-SP1\tsmc018\mm018.l' TT * set0.18um library.options post=2 list.temp 27.global vddVdd vdd gnd 1.8vin vin 0 0.9 pulse 0.0 1.8 150p 5p 5p 290p 600pC1 vout gnd 12.3f $Cg1=2.46fF，所以负载为12.3fF.subckt inv1 in out wn=0.35u wp=1u t=0.75umn out in gnd gnd NCH l=0.2u w=wn ad='wn*t' pd='wn+2*t' as='wn*t' ps='wn+2*t'mp out in vdd vdd PCH l=0.2u w=wp ad='wp*t' pd='wp+2*t' as='wp*t' ps='wp+2*t'.ends.subckt nand3 NAND-A1 NAND-D1 NAND-B1 NAND-C1 wn='0.35u*1.16' wp='1u*1.16't=0.5u $优化尺寸系数S2*.subckt nand3 NAND-A1 NAND-D1 NAND-B1 NAND-C1 wn=0.35u wp=1u t=0.5u $未优化尺寸系数S2mn3 NAND-S2 NAND-C1 gnd gnd NCH l=0.2u w=wn ad='wn*t' pd='wn+2*t' as='wn*t' ps='wn+2*t'mn2 NAND-S1 NAND-B1 NAND-S2 gnd NCH l=0.2u w=wn ad='wn*t' pd='wn+2*t' as='wn*t' ps='wn+2*t'mn1 NAND-D1 NAND-A1 NAND-S1 gnd NCH l=0.2u w=wn ad='wn*t'pd='wn+2*t' as='wn*t' ps='wn+2*t'mp1 NAND-D1 NAND-A1 vdd vdd PCH l=0.2u w=wp ad='wp*t' pd='wp+2*t' as='wp*t' ps='wp+2*t'mp2 NAND-D1 NAND-B1 vdd vdd PCH l=0.2u w=wp ad='wp*t' pd='wp+2*t' as='wp*t' ps='wp+2*t'mp3 NAND-D1 NAND-C1 vdd vdd PCH l=0.2u w=wp ad='wp*t' pd='wp+2*t' as='wp*t' ps='wp+2*t'.ends.subckt nor2 NOR-A1 NOR-D1 NOR-B1 wn='0.35u*1.34' wp='1u*1.34' t=0.5u $优化尺寸系数S3*.subckt nor2 NOR-A1 NOR-D1 NOR-B1 wn=0.35u wp=1u t=0.5u $未优化尺寸系数S3mn2 NOR-D1 NOR-B1 gnd gnd NCH l=0.2u w=wn ad='wn*t' pd='wn+2*t' as='wn*t' ps='wn+2*t'mn1 NOR-D1 NOR-A1 gnd gnd NCH l=0.2u w=wn ad='wn*t' pd='wn+2*t' as='wn*t' ps='wn+2*t'mp1 NOR-S1 NOR-A1 vdd vdd PCH l=0.2u w=wp ad='wp*t' pd='wp+2*t' as='wp*t' ps='wp+2*t'mp2 NOR-D1 NOR-B1 NOR-S1 vdd PCH l=0.2u w=wp ad='wp*t' pd='wp+2*t' as='wp*t' ps='wp+2*t'.ends.subckt inv2 in out wn='0.35u*2.6' wp='1u*2.6' t=0.5u $优化尺*.subckt inv2 in out wn=0.35u wp=1u t=0.5u $未优化尺寸系数S4mn out in gnd gnd NCH l=0.2u w=wn ad='wn*t' pd='wn+2*t' as='wn*t' ps='wn+2*t'mp out in vdd vdd PCH l=0.2u w=wp ad='wp*t' pd='wp+2*t' as='wp*t' ps='wp+2*t'.endsX1 vin 2 inv1X2 2 3 vdd vdd nand3X3 3 4 gnd nor2X4 4 vout inv2.op.tran 5p 3000p.meas tran voutmax max v(vout) from=5p to=3000p.meas tran voutmin min v(vout) from=5p to=3000p.meas tran tphl+trig v(vin)+val=0.9+rise=2+targ v(vout)+val='0.5*(voutmax-voutmin)+voutmin'.meas tran tplh+trig v(vin)+val=0.9+fall=2+targ v(vout)+val='0.5*(voutmax-voutmin)+voutmin'+fall=2.end$Cg1=2.46fF，所以负载为12.3fF仿真结果如下：尺寸系数全部优化得到的tphl和tplh尺寸系数全部未优化得到的tphl和tplhVout对比图：粉线是尺寸系数全部未优化、浅蓝线是尺寸系数未优化的输出电压、绿线是输入电压波形；..从结果上来看，未优化的tphl和tplh均比优化过的tphl和tplh值要小几十个ps,所以计算得到的尺寸系数是有效的减少了总的延时时间。