EDA含有(程序,示例图全套)实验报告
EDA-实验报告
实验一五人表决器设计一、实验目的1 加深对电路理论概念的理解3 加深计算机辅助分析及设计的概念4 了解及初步掌握对电路进行计算机辅助分析的过程二、实验要求制作一个五人表决器，共五个输入信号，一个输出信号。
若输入信号高电平数目多于低电平数目，则输出为高，否则为低。
三、实验原理根据设计要求可知，输入信号共有2^5=32种可能，然而输出为高则有15种可能。
对于本设计，只需一个模块就能完成任务，并采用列写真值表是最简单易懂的方法。
四、计算机辅助设计设A,B,C,D,E引脚为输入引脚，F为输出引脚。
则原理图如1所示图1.1 五人表决器原理图实验程序清单如下：MODULE VOTEA,B,C,D,E PIN;F PIN ISTYPE 'COM';TRUTH_TABLE([A,B,C,D,E]->[F])[0,0,1,1,1]->[1];[0,1,1,1,0]->[1];[0,1,0,1,1]->[1];[0,1,1,0,1]->[1];[1,0,1,1,1]->[1];[1,1,0,1,1]->[1];[1,1,1,0,1]->[1];[1,1,1,1,0]->[1];[1,1,1,0,0]->[1];[1,1,0,1,0]->[1];[1,1,1,1,1]->[1];[1,1,0,0,1]->[1];[1,0,0,1,1]->[1];[1,0,1,0,1]->[1];[1,0,1,1,0]->[1];END五、实验测试与仿真根据题目要求，可设输入分别为：0，0，0，0，0；1，1，1，1，1；1，0，1，0，0；0，1，0，1，1。
其测试程序如下所示：MODULE fivevoteA,B,C,D,E,F PIN;X=.X.;TEST_VECTORS([A,B,C,D,E]->[F])[0,0,0,0,0]->[X];[1,1,1,1,1]->[X];[1,0,1,0,0]->[X];[0,1,0,1,1]->[X];END测试仿真结果如图1.2所示：图1.2 五人表决器设计仿真图可知，设计基本符合题目要求。
EDA实验报告1
EDA 实验报告实验一：组合电路的设计实验内容是对2选1多路选择器VHDL 设计，它的程序如下：ENTITY mux21a ISPORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21a;ARCHITECTURE one OF mux21a IS SIGNAL d,e : BIT; BEGIN d <= a AND (NOT S) ; e <= b AND s ; y <= d OR e ;END ARCHITECTURE one ;Mux21a 仿真波形图以上便是2选1多路选择器的VHDL 完整描述，即可以看成一个元件mux21a 。
mux21a 实体是描述对应的逻辑图或者器件图，图中a 和b 分别是两个数据输入端的端口名，s 为通道选择控制信号输入端的端口名，y 为输出端的端口名。
Mux21a 结构体可以看成是元件的内部电路图。
最后是对仿真得出的mux21a 仿真波形图。
Mux21a 实体Mux21a 结构体实验二：时序电路的设计实验内容D 触发器的VHDL 语言描述，它的程序如下：LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF1 ISPORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ;ARCHITECTURE bhv OF DFF1 IS BEGIN PROCESS (CLK) BEGINIF CLK'EVENT AND CLK = '1' THEN Q <= D ; END IF; END PROCESS ;END bhv;D 触发器的仿真波形图最简单并最具代表性的时序电路是D 触发器，它是现代可编程ASIC 设计中最基本的时序元件和底层元件。
EDA实验报告(全)
目录实验一全加器的设计 (1)一实验目的 (1)二实验要求 (1)三实验步骤： (1)四实验结果： (2)五实验注意： (2)六实验心得： (2)实验二模可变计数器的设计 (3)一实验要求 (3)二实验步骤 (3)三、实验心得： (6)实验三序列信号发生器与检测器设计 (7)一、实验目的 (7)二、设计要求 (7)三、主要仪器设备 (7)四、实验原理 (7)五、实验步骤 (8)六、实验心得 (13)实验四交通灯控制器设计 (14)一、实验目的 (14)二、设计要求 (14)三、主要仪器设备 (14)四、实验思路 (14)五、实验步骤 (15)六、实验现象及验证 (22)七、实验心得 (23)实验五多功能数字钟设计 (24)一、实验目的 (24)二、设计要求 (24)三、主要仪器设备 (24)四、实验思路 (24)五、实验步骤 (25)六、实验现象及验证 (31)七、实验心得 (31)实验六出租车计价器设计 (32)一、实验目的 (32)二、实验任务及要求 (32)三、主要仪器设备 (32)四、实验思路 (32)五、实验步骤 (33)六、实验现象及验证 (39)七、实验心得 (39)南昌大学实验报告学生姓名：xx 学号：61004100xx 专业班级：通信101实验类型：□验证□综合□设计□创新实验日期：2012-9-17 实验成绩：实验一全加器的设计一实验目的以一位二进制全加器为例熟悉利用QuartusII的原理图输入方法和文本输入法设计简单组合电路；学习多层次工程的设计方法。
二实验要求⑴用文本方法实现半加器，再采用层次设计法用原理图输入完成全加器的设计；⑵给出此项设计的仿真波形；⑶用发光LED指示显示结果。
三实验步骤：1.（1）建立工作库文件夹，建立半加器工程h_adder，输入半加器VHDL代码并存盘。
library ieee;use ieee.std_logic_1164.all;entity h_adder isport ( a, b :in std_logic;co,so :out std_logic);end entity h_adder;architecture fh1 of h_adder isbeginso<=not(a xor (not b));co<=a and b;end architecture fh1;编译后转换得到半加器的元件符号h_adder（2）在同一工作库文件夹下，建立全加器工程fa，采用层次设计法调用元件半加器h_adder和或门or2完成全加器的原理图文件。
EDA实验报告(12份).pdf
实验一组合电路的设计1. 实验目的：熟悉MAX + plus II 的VHDL 文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。
2. 实验内容：设计一个2选1多路选择器，并进行仿真测试，给出仿真波形。
3. 实验程序如下：library ieee;use ieee.std_logic_1164.all; entity mux21a isport(a,b,s:in std_logic;y:out std_logic); end entity mux21a; architecture one of mux21a is beginy<=a when s='0' else b ; end architecture one ;4. 仿真波形（如图1-1所示）图1-1 2选1多路选择器仿真波形5. 试验总结：从仿真波形可以看出此2选1多路选择器是当s为低电平时，y输出为b, 当s为高电平时，y输出为a（y<=a when s='0' else b ;），完成2路选择输出。
实验二时序电路的设计1. 实验目的：熟悉MAX + plus II VHDL文本设计过程，学习简单的时序电路设计、仿真和测试。
2. 实验验内容：设计一个锁存器，并进行仿真测试，给出仿真波形。
3. 实验程序如下：library ieee;use ieee.std_logic_1164.all;entity suocun7 isport(clk: in std_logic;en: in std_logic;D: in std_logic_vector(7 downto 0);B:out std_logic_vector(7 downto 0)); end suocun7;architecture one of suocun7 issignal K: std_logic_vector(7 downto 0); beginprocess(clk,en,D)beginif clk'event and clk='1' thenif en ='0'thenK<=D;end if;end if;end process;B<=K;end one;4.仿真波形（如图2-1所示）图2-1 8位锁存器仿真波形此程序完成的是一个8位锁存器，当时钟上升沿到来（clk'event and clk='1'）、使能端为低电平（en ='0'）时，输出为时钟上升沿时的前一个数，从仿真波形看，实现了此功能。
EDA实验报告 (2)
实验一QUARTUS II软件安装、基本界面及设计入门一、实验目的：QUARTUSII是Altera公司提供的EDA工具，是当今业界最优秀的EDA设计工具之一。
提供了一种与结构无关的设计环境，使得电子设计人员能够方便地进行设计输入、快速处理和器件编程。
通过本次实验使学生熟悉QUARTUSII软件的安装，基本界面及基本操作，并练习使用QUARTUS的图形编辑器绘制电路图。
二、实验内容：1、安装QUARTUSII软件；2、熟悉QUARTUSII基本界面及操作；3通过一个4位加法器的设计实例来熟悉采用图形输入方式进行简单逻辑设计的步骤。
三、实验仪器：1、PC机一台；2、QUARTUSII软件；3、EDA实验箱。
四、实验原理：4位加法器是一种可实现两个4位二进制数的加法操作的器件。
输入两个4位二进制的被加数A和B，以及输入进位Ci，输出为一个4位二进制和数D和输出进位数Co。
半加操作就是求两个加数A、B的和，输出本位和数S及进位数C。
全加器有3位输入，分别是加数A、B和一个进位Ci。
将这3个数相加，得出本位和数（全加和数）D和进位数Co。
全加器由两个半加器和一个或门组成。
五、实验步骤：安装QUARTUSII软件；因为实验时我的机器了已经有QUARTUSII软件，所以我并没有进行安装软件的操作。
设计半加器：在进行半加器模块逻辑设计时，采用由上至下的设计方法，在进行设计输入时，需要由下至上分级输入，使用QuartusIIGraphic Editor进行设计输入的步骤如下。
（1）、打开QUARTUSII软件，选择File-new project wizard…新建一个设计实体名为has的项目文件；（2）、新建文件，在block.bdf窗口下添加元件符号，并连接。
如下图：半加器原理图（3）、将此文件另存为has.gdf的文件。
（4）、在主菜单中选择Processing→Start Compilation命令，系统对设计进行编译，同时打开Compilation Report Flow Summary窗体，Status视图显示编译进程。
EDA 实验报告
4-1 组合电路设计实验目的：熟悉Quartus2的VHDL文本设计流程全过程，学习简单的组合电路的设计，多层次电路设计、仿真、和硬件测试。
实验任务1：利用软件完成二选一多路选择器的文本编辑和仿真测试等步骤，给出仿真波形，最后在实验系统上进行硬件测试，验证功能。
然后，利用元件例化语句描述图3-31，并将此文件放在同一目录下。
实验任务2：利用刚刚完成的实验内容，设计完成一位全加器，仿真该全加器，得到仿真结果，并利用一位二进制全加器为基本元件，用例化语句写出八位并行二进制全加器的顶层文件，讨论该加法器的电路特性。
实验代码及仿真结果：二选一多路选择器：library ieee;use ieee.std_logic_1164.all;entity mux21a isport(a,b,s: in std_logic;y:out std_logic );end entity mux21a;architecture one of mux21a isbeginprocess(a,b,s)beginif s='0' then y<=a; else y<=b;end if;end process;end architecture one;仿真结果：分析：1、s对电路的输出具有决定作用，s为0时输出为a的值，为1时输出为b的值。
从仿真结果可以看出0到10ns内，s为0，此时y的输出为0，是a的值。
2、10到20ns时间内，s为1，输出为b的值，y为1。
图3-31的仿真仿真程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity singt isport(a:in std_logic_vector(3 downto 1);s:in std_logic_vector(1 downto 0);outy: out std_logic);end singt;architecture bhv of singt iscomponent mux21aport(a,b,s: in std_logic;y:out std_logic );end component;signal tmp: std_logic;beginu1:mux21a port map(a=>a(2),b=>a(3),s=>s(0),y=>tmp);u2:mux21a port map(a=>a(1),b=>tmp,s=>s(1),y=>outy);end architecture bhv;该部分仿真结果：分析：1、3-31中电路的涵义是，s1s0为00时选择outy为a1，s1s0为01时outy为a1，s1s0为10时outy为a2，s1s0为11时outy为a3。
EDA实验报告
目录一、前言-----------------------------02二、原理图输入设计--------------03三、全加器电路设计--------------05四、时序逻辑电路设计-----------12五、7段数码管显示设计---------17一、前言该实验属于《EDA基础》专业基础课的重要实践环节，对培养学生的实际动手能力及提高学生的实际工程设计能力十分重要,学生通过学习、设计FPGA的相关实验,巩固掌握已学过的设计知识,培养编程能力，提高FPGA电路设计等方面的能力，使学生达到掌握FPGA设计具体的设计方法的目标要求。
前期课程：数字电路、微机原理及应用、等课程。
通过学习《EDA 基础》，使学生将所学的基础知识用之于实践。
为后续毕业设计奠定基础。
同时为学生今后走向工作岗位提供较大帮助。
二、原理图输入设计一、实验目的1．熟悉QuartusII 9.1软件的使用。
2．通过半加器的设计，让学生掌握原理图输入的设计方法。
3．初步了解可编程器件设计的全过程。
二、实验原理计算机中数的操作都是以二进制进位的，最基本的运算就是加法运算。
按照进位是否加入，加法器分为半加器和全加器电路两种。
计算机中的异或指令的功能就是求两个操作数各位的半加和。
一位半加器有两个输入、输出，如图2-1。
图2-1 一位半加器示意图表2-2 半加器真值表一个半加器的真值表如表2—2所示，根据真值表可得到半加器的函数表达式：Hi Ai Bi Ai Bi Ai Bi =∙+∙=⊕ Bi Ai Ci ∙=三、实验内容 原理图设计：四、仿真结果二、全加器电路设计一、实验目的1. 学习VHDL 语言的描述方法；2. 学习元件例化语句的使用方法；3. 学习VHDL 程序层次化设计方法。
二、实验内容1．实现1位全加器的硬件描述语言设计； 2．采用元件例化语句实现4位全加器的设计。
三、实验原理计算机中的加法器一般就是全加器，它实现多位带进位加法。
eda实验报告
eda实验报告EDA（Exploratory Data Analysis）是一种常用的数据分析方法，通过对数据集进行可视化、统计和计算，来揭示数据中的潜在规律和趋势。
下面是一份关于EDA实验的报告，总字数700字。
实验目的：1. 熟悉EDA方法和流程；2. 分析数据集的特征和表现；3. 发现数据集中的异常和趋势。
实验过程：1. 数据收集与预处理本次实验使用的数据集是关于某公司销售数据的报告。
首先，收集了公司销售数据，并进行了数据清洗与预处理，包括去除重复数据、处理缺失值和异常值等。
2. 数据可视化通过绘制直方图、散点图和箱线图等可视化图表，分析如下几个方面：（1）销售额分布情况：绘制直方图分析销售额的分布情况，观察是否存在明显的集中趋势或异常值。
（2）销售额与时间的关系：绘制时间序列图，观察销售额随时间的变化趋势。
（3）不同产品类别的销售情况：绘制柱状图比较不同产品类别的销售额，从而分析各类别产品的市场表现。
（4）销售额与其他因素的关系：绘制散点图分析销售额与其他因素（如广告费用、产品价格等）之间的关系，发现潜在的规律。
3. 数据统计与计算通过对数据集进行统计和计算，揭示数据集中的特征和规律，如：（1）平均销售额：计算销售额的平均值，以了解公司销售的平均水平。
（2）销售额的标准差：计算销售额的标准差，以评估销售额的波动性和不稳定性。
（3）销售额的趋势：使用回归分析等方法，拟合销售额与时间的关系，从而预测未来的销售趋势。
实验结果：通过数据可视化和统计计算，我们获得了以下一些结果：1. 销售额的分布呈正偏态，大部分销售额集中在较低水平，但也存在一些异常值；2. 销售额随时间呈现出上升的趋势，说明公司的销售业绩在逐渐提升；3. 不同产品类别的销售额差异较大，其中某些类别的销售额明显高于其他类别；4. 销售额与广告费用和产品价格之间存在一定的正相关关系，即投入更多的广告费用和提高产品价格可以带来更高的销售额。
eda实验报告
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1. 实验目的
通过本次实验，了解EDA（Electronic Design Automation）的基本概念和应用模式，并通过实际操作掌握EDA工具的使用方法和流程。
2. 实验原理
EDA是电子设计自动化的缩写，是指通过计算机技术来实现电子系统设计的各个环节的自动化。
常用的EDA工具有电路仿真、电路布局、原理图设计、印刷电路板设计等。
3. 实验步骤
3.1 电路仿真
首先，我们需打开EDA工具，并导入所需的仿真器和电路元件库。
其次，我们需绘制电路图并进行仿真，根据仿真结果进一步分析和改进电路设计。
3.2 电路布局
在电路设计完成后，我们需进行电路布局，以便更精确地计算
电路性能和参数。
在布局过程中，我们需根据电路设计需求进行
元件排布，并考虑布局紧凑性和功耗等因素。
3.3 原理图设计
电路图设计是EDA工具中非常重要的一个环节，它可以帮助
我们全面了解电路设计的各个细节，确定电路元件的类型和参数，以及进一步优化电路性能。
3.4 印刷电路板设计
在进行电路仿真、布局、原理图设计后，我们需将电路设计转
化为印刷电路板（PCB）的形式。
在进行印刷电路板设计前，我
们需考虑各个细节，在选择印刷方式、器件布局、线路距离、阻
抗匹配等方面进行优化和调整。
4. 实验结论
通过本次实验，我深刻认识到EDA工具在电子设计中的应用
和重要性，并掌握了EDA工具的基本操作方法和流程。
此外，我
了解了EDA工具在电子设计和生产中的优势和局限性，对于今后
电子设计工作的开展和优化有很大的指导意义。
EDA实验报告
EDA实验报告EDA 实验实验一用原理图输入法设计半加器一、实验目的：1.熟悉利用Quartus Ⅱ的原理图输入方法设计简单组合电路；2.通过一个半加器的设计把握利用EDA 软件进行电子线路设计的详细流程；3.学会对实验板上的FPGA/CPLD 进行编程下载，硬件验证自己的设计项目。
二、实验器材：1、计算机及操作系统2、QUARTUS II 软件三、实验要求：1. 利用原理图输入法对半加器电路进行描述；2. 进行波形仿真测试；3. 严格按照实验步骤进行实验；4. 管脚映射按照芯片的要求进行。
四、实验原理其中a, b 为输入端口，So 与Co 分别为半加器和与进位。
其逻辑表达式为：2. 根据逻辑表达式进行原理图输入。
五、实验步骤：1. 为本项工程设计建立文件夹。
注意文件夹名不能用中文，且不可带空格。
2. 输入设计项目并存盘。
3. 将设计项目设计为工程文件。
4. 选择目标器件并编译。
b a b a b a So ⊕=+=ab Co =5. 时序仿真。
6. 引脚锁定。
7. 编程下载。
实验二用原理图法设计一位、四位全加器一、实验目的：1. 熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路；2. 通过一个半加器的设计把握利用EDA 软件进行电子线路设计的详细流程；3. 学会对实验板上的FPGA/CPLD 进行编程下载，硬件验证自己的设计项目。
二、实验器材：1、计算机及操作系统2、QUARTUS II软件三、实验要求：1.利用原理图输入法对一位全加器电路进行描述；2. 进行波形仿真测试；3. 严格按照实验步骤进行实验；四、实验原理：利用实验一所设计的半加器设计一位全加器；利用设计封装好的一位全加器进行四位全加器的设计。
五、实验步骤：与实验一相同。
六、实验报告：1. 要求画出一位、四位全加器的真值表；2. 分析用半加器实现一位全加器的优点；3. 对波形进行分析，并绘制波形图。
实验三用文本输入法设计D触发器和锁存器一、实验目的：1. 熟悉QuartusⅡ的VHDL 文本设计过程。
EDA全加器实验报告 含有程序及其仿真图像
Quartus Ⅱ的综合设计——设计8位全加器一、题目分析全加器是能够计算低位进位的二进制加法电路一位全加器(FA)的逻辑表达式为：S＝a⊕b⊕CinCo＝ab＋bCin＋aCin其中a、b为要相加的数，Cin为进位输入；S为和，Co是进位输出。
而8位全加器可以采前面设计的1位全加器来实现，将8个1位的全加器进行极联，形成一个8位的全加器。
二、实验目的1、熟悉PLD的设计流程。
2、熟悉软件的功能和操作。
3、熟悉层次化电路图的设计方法。
4、熟悉PLD中时序电路的设计过程和方法。
三、实验内容1、根据要求设计一个8位的全加器。
2、对设计的全加器进行仿真分析。
3、讲编译后的数据下载到试验箱中，用硬件验证设计的正确性。
四、8位全加器程序module ban(cout,sum,a,b,cin);output cout;output [7:0] sum;input [7:0] a,b;input cin;assign {cout,sum} =a+b+cin;endmodule五、实验简单流程及实验照片1、创建一个新项目，编写程序并保存文件命名为ban，然后进行编译。
2、建立一个波形文件，选择File-New命令，在弹出窗口中选择Other Flies,然后选择Vector Waveform File,单击OK。
3、进入波形矢量文件编辑器进行相关设置。
4、给a，b，cin赋任意值，得如下图片：5、对设计进行仿真分析，得到最终图片：六、实验总结和感想通过这次实验我对PLD的设计流程有了更深的感触，明白了其设计的一般步骤及方法，为以后的Quartus Ⅱ的综合设计奠定了基础。
同时，对于全加器程序的编写了更深的认识，这能更好的促进以后的学习。
EDA实验报告含结果图
EDA电子课程实验报告专业：班级：姓名：学号：实验一四人表决器一实验目的1、熟悉Quartus II软件的使用。
2、熟悉EDA-IV实验箱。
3、熟悉EDA开发的基本流程。
二硬件需求1、RC-EDA-IV型实验箱一台；2、RC-EDA-IV型实验箱配套USB-Blaster下载器一个；3、PC机一台。
三实验原理所谓表决器就是对于一个行为，由多个人投票，如果同意的票数过半，就认为此行为可行；否则如果否决的票数过半，则认为此行为无效。
四人表决器顾名思义就是由四个人来投票，当同意的票数大于或者等于3人时，则认为同意；反之，当否决的票数大于或者等于2人时，则认为不同意。
实验中用4个拨挡开关来表示4个人，当对应的拨挡开关输入为‘1’时，表示此人同意；否则若拨挡开关输入为‘0’时，则表示此人反对。
表决的结果用一个LED表示，若表决的结果为同意，则LED被点亮；否则，如果表决的结果为反对，则LED不会被点亮。
四实验内容VHDL程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;--------------------------------------------------------------------entity EXP3 isport(k1,K2,K3,K4 : in std_logic;ledag : out std_logic_vector(3 downto 0);m_Result : out std_logic);end EXP3;--------------------------------------------------------------------architecture behave of EXP3 issignal K_Num : std_logic_vector(2 downto 0); signal K1_Num,K2_Num: std_logic_vector(2 downto 0); signal K3_Num,K4_Num: std_logic_vector(2 downto 0);beginprocess(K1,K2,K3,K4)beginK1_Num<='0'&'0'&K1;K2_Num<='0'&'0'&K2;K3_Num<='0'&'0'&K3;K4_Num<='0'&'0'&K4;end process;process(K1_Num,K2_Num,K3_Num,K4_Num,)beginK_Num<=K1_Num+K2_Num+K3_Num+K4_Num;end process;process(K_Num) beginif(K_Num>2) thenm_Result<='1';elsem_Result<='0';end if;end process;end behave;实验电路实验二格雷码转换一实验目的1、了解格雷码变换的原理。
eda实验报告完整版
EDA实验报告焦中毅201300121069实验1 4选1数据选择器的设计一、实验目的1．学习EDA软件的基本操作。
2．学习使用原理图进行设计输入。
3．初步掌握器件设计输入、编译、仿真和编程的过程。
4．学习实验开发系统的使用方法。
二、实验仪器与器材1．EDA开发软件一套2．微机一台3．实验开发系统一台4．打印机一台三、实验说明本实验通过使用基本门电路完成4选1数据选择器的设计，初步掌握EDA设计方法中的设计输入、编译、综合、仿真和编程的过程。
实验结果可通过实验开发系统验证，在实验开发系统上选择高、低电平开关作为输入，选择发光二极管显示输出电平值。
本实验使用Quartus II 软件作为设计工具，要求熟悉Quartus II 软件的使用环境和基本操作，如设计输入、编译和适配的过程等。
实验中的设计文件要求用原理图方法输入，实验时，注意原理图编辑器的使用方法。
例如，元件、连线、网络名的放置方法和放大、缩小、存盘、退出等命令的使用。
学会管脚锁定以及编程下载的方法等。
四、实验要求1．完成4选1数据选择器的原理图输入并进行编译；2．对设计的电路进行仿真验证；3．编程下载并在实验开发系统上验证设计结果。
五、实验结果4选1数据选择器的原理图：仿真波形图：管脚分配：实验2 四位比较器一、实验目的1．设计四位二进制码比较器，并在实验开发系统上验证。
2．学习层次化设计方法。
二、实验仪器与器材1．EDA 开发软件 一套 2．微机 一台 3．实验开发系统 一台 4．打印机 一台 5．其它器件与材料 若干 三、实验说明本实验实现两个4位二进制码的比较器，输入为两个4位二进制码0123A A A A 和0123B B B B ，输出为M （A=B ），G （A>B ）和L （A<B ）（如图所示）。
用高低电平开关作为输入，发光二极管作为输出，具体管脚安排可根据试验系统的实际情况自行定义。
四、实验要求1．用硬件描述语言编写四位二进制码 比较器的源文件； 2．对设计进行仿真验证； 3．编程下载并在实验开发系统上进行 硬件验证。
EDA实验报告
海南师范大学物理与电子工程学院实验报告( ---- 学年第一学期)课程名称：专业班级：学号：姓名：实验一：原理图输入法设计与仿真实验时间：六、实验心得实验二七人表决器的设计3、引脚匹配实验三 显示电路设计一、实验目的1、学习7段数码显示译码器设计；2、学习VHDL 的多层设计方法。
二、实验仪器设备1、PC 机一台2、GW48-PK2系列SOPC/EDA 实验开发系统 三、实验原理1、七段数码显示工作原理（共阴极接法）7 段数码是纯组合电路，通常的小规模专用IC ，如74 或4000系列的器件只能作十进制BCD 码译码，然而数字系统中的数据处理和运算都是2 进制的，所以输出表达都是16 进制的，为了满足16 进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD 中来实现。
作为7 段译码器，输出信号LED7S 的7 位分别接数码管的7 个段，高位在左，低位在右。
例如当LED7S 输出为“1101101”时，数码管的7 个段：g 、f 、e 、d 、c 、b 、a 分别接1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”。
注意，这里没有考虑表示小数点的发光管，如果要考虑，需要增加段h 。
2、显示代码概念 显示代码a b cdefg四、实验内容1、编写7段译码器VHDL 源程序。
2、在Quartus Ⅱ软件上编译和仿真。
3、锁定管脚，建议选择实验电路模式6，显示译码输出用数码8 显示译码输出(PIO46-PIO40)，键8、键7、键6 和键5 四位控制输入。
4编程下载与硬件验证。
5、记录系统仿真和硬件验证结果。
五、实验结果：2、波形仿真图：4、 引脚锁定：六、实验心得： 其实本实验的显示我们在模电里面就学习过了，也用集成块进行过实验，本实验用程序加硬件完成。
真所谓条条道路通罗马！实验四 四位全加器一、实验目的通过实验让学生熟悉Quartus Ⅱ的VHDL 文本设计流程全过程，掌握组合逻辑电路的文本输入设计法，通过对设计电路的仿真和硬件验证，让学生进一步了解加法器的功能。
eda实验报告完整版
eda实验报告完整版EDA实验报告一、文献综述EDA，全称为Exploratory Data Analysis，是一种数据探索性分析方法。
EDA通过多种可视化工具和数据分析技术快速探索数据集的特征和结构，从而发现其中的规律和异常，确定数据的可靠性和种类。
EDA的主要目的在于对数据进行全面的分析和理解，为后续的数据处理和建模提供参考。
EDA作为数据预处理的重要步骤，在数据分析和建模中占据着重要的地位。
目前，随着数据收集、存储和分析技术的快速发展，EDA正在成为数据分析中不可缺少的部分。
在大数据时代，EDA的发展已经超越了其传统的数据探索性分析功能，成为了快速调试和优化模型的重要手段。
二、实验目的本次实验旨在掌握EDA技术方法和可视化工具，在实际数据集中进行数据预处理和探索性分析。
主要目标包括：1.掌握常用的EDA方法和可视化工具。
2.通过对实际数据集处理和分析，了解数据的特征和结构。
3.确定数据集的质量、可靠性和种类。
4.为后续的数据处理和建模提供参考。
三、实验流程1.数据集的加载和清洗本次实验选用的数据集为Iris数据集，包含了鸢尾花的三个品种（Setosa、Versicolour、Virginica）的四个特征（sepal length、sepal width、petal length、petal width）共150个样本。
由于Iris数据集已经经过处理，因此不需要进行特殊的预处理。
为了更好地探索Iris数据集，我们将其存储为dataframe格式，以方便进行数据的各类统计和可视化。
2.数据特征的可视化在数据特征的可视化中，我们使用了多种可视化工具包括：ggplot2和ggpubr。
下面是我们在R语言环境下所使用的代码。
# 加载ggplot2和ggpubrlibrary(ggplot2)library(ggpubr)#加载Iris数据集data("iris")df = iris# 1.绘制直方图hist <- ggplot(df, aes(x = Sepal.Length)) +geom_histogram(fill = "blue", alpha = .5, bins = 30) +ggtitle("Distribution of Sepal.Length")# 2.绘制密度图density <- ggplot(df, aes(x = Sepal.Width, fill = Species)) +geom_density(alpha = .5) +scale_fill_manual(values = c("#00AFBB", "#E7B800", "#FC4E07")) +ggtitle("Density plot of Sepal.Width")# 5.绘制箱线图boxplot <- ggplot(df, aes(x = Species, y = Sepal.Length, fill = Species)) + geom_boxplot() +ggtitle("Boxplot of Sepal.Length by Species")上述代码会生成6个图表，分别为直方图、密度图、散点图、热力图、箱线图和柱状图。
(完整word版)EDA实验报告完整版
数字系统设计基础实验报告实验名称: 1.组合电路设计___2.失序电路设计___3.计数器的设计___4.原理图设计加法器学号: ___ ********__ ____**: ___ **_______班级: __ 计科09-1班_____老师: __ ______中国矿业大学计算机学院2011年10月27日一．实验一: 组合电路的设计二．实验目的三．熟悉QuartusⅡ的VHDL文本设计流程全过程, 学习简单组合电路的设计、仿真和硬件测试。
四．实验任务任务1: 利用QuartusⅡ完成2选1多路选择器的文本编辑输入和仿真测试等步骤, 得出仿真波形。
最后在试验系统上进行硬件测试, 验证本项设计的功能。
五．任务2: 将此多路选择器看成是一个元件mux21a, 利用元件例化语句描述电路图, 并将此文件放在同一目录中。
六．对于任务中的例子分别进行编译、综合、仿真, 并对其仿真波形作出分析说明。
七．实验过程1.新建一个文件夹, 取名CNT10。
2.输入源程序。
3.文件存盘, 文件名为cnt10, 扩展名为.vhd。
八．创建工程, 按照老师要求对软件进行设置。
九．进行失序仿真, 得到仿真图形。
十．实验程序任务1:entity CNT10 ISport (a,b,s:in bit;y:out bit);end entity CNT10;architecture one of CNT10 isbeginprocess (a,b,s)if s='0' then y<=a; else y<=b;end if;end process;end architecture one;任务2:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUXK ISPORT (s0,s1: in STD_LOGIC;a1,a2,a3: in STD_LOGIC;outy: out STD_LOGIC );END ENTITY MUXK;ARCHITECTURE double OF MUXK ISSIGNAL tmpout,tmp:STD_LOGIC;BEGINu1: PROCESS(s0,a2,a3,tmp)BEGINIF s0='0' then tmp<=a2;else tmp<=a3;END IF ;END PROCESS u1 ;u2: PROCESS(s1,a1,tmp,tmpout)BEGINIF s1='0' then tmpout<=a1;else tmpout<=tmp; END IF ;END PROCESS u2 ;outy<=tmpout;END ARCHITECTURE double;十一．实验结果任务1:任务2:十二．实验体会在课堂上对于“EDA与VHDL”这门课的用处及用法一直一知半解, 课上对于一些编程也是学的很模糊, 因为学习过模拟电路与数字电路, 所以总认为器件仿真要用电脑模拟器件或者直接用实物, 但是通过本次实验对QuartusⅡ的初步接触, 了解了其功能的强大。
EDA实验报告(包含多个实验)
海南大学EDA实验报告学院：信息科学与技术学院专业班级：09理科实验班课程：EDA任课教师：***姓名：***学号：**************实验一 MAX –plusII及开发系统使用一、实验目的1、熟悉利用MAX-plusⅡ的原理图输入方法设计简单的组合电路2、掌握层次化设计的方法3、熟悉DXT-BⅢ型EDA试验开发系统的使用二、主要实验设备PC 机一台（中档以上配置），DXT-B3 EDA实验系统一台。
三、实验原理数字系统设计系列实验是建立在数字电路基础上的一个更高层次的设计性实验。
它是借助可编程逻辑器件（PLD），采用在系统可编程技术（ISP），利用电子设计自动化软件（EDA），在计算机（PC）平台上进行的。
4位全加器设计一个4位全加器可以由4个1位全加器构成，如图1.1所示，1位的全加器串行联接可以实现4位的二进制全加器。
图1.1 4位全加器电路原理图1位全加器可以由两个半加器和一个或门构成，如图1.2所示。
图1.2 全加器电路原理图1位半加器可以由与、或、非等基本门构成，如图1.3所示。
图1.3 半加器电路原理图根据实验原理中，采用层次法设计一个4位全加器。
四、实验步骤1、如图1.3所示，利用MAX-plusⅡ中的图形编辑器设计一半加器，进行编译、仿真，并将其设置成为一元件（可根据需要对元件符号进行调整）。
注意：编译之前必须将文件设为当前文件。
2、建立一个更高得原理图设计层次，如图1.2所示，利用前面生成的半加器元件设计一全加器，进行编译、仿真，并将其设置成为一元件（可根据需要对元件符号进行调整）。
3、再建立一个更高得原理图设计层次，如图1.1所示，利用前面生成的半加器元件设计一全加器，进行编译、仿真。
五、实验报告要求：详细描述4位全加器的设计过程，给出各层的电路原理图、元件图（原理图）以及对应的仿真波形；给出加法器的延时情况；最后给出硬件测试的流程和结果。
1)半加器图半加器仿真图2)全加器图全加器仿真图3)四位全加器仿真图实验二十进制计数器一、实验目的学习时序电路的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。
EDA实验报告
EDA实验报告一、实验目的本次 EDA 实验的主要目的是熟悉电子设计自动化（EDA）软件的使用，掌握数字电路的设计、仿真和实现流程，提高对数字逻辑电路的理解和设计能力。
二、实验设备与环境1、计算机一台2、 EDA 软件（如 Quartus II 等）三、实验原理1、数字逻辑基础数字电路中的基本逻辑门包括与门、或门、非门、与非门、或非门等。
通过这些基本逻辑门的组合，可以实现各种复杂的数字逻辑功能。
2、组合逻辑电路组合逻辑电路的输出仅取决于当前的输入，不存在存储单元。
常见的组合逻辑电路有加法器、编码器、译码器等。
3、时序逻辑电路时序逻辑电路的输出不仅取决于当前的输入，还与电路的过去状态有关。
常见的时序逻辑电路有计数器、寄存器等。
四、实验内容1、设计一个简单的加法器使用基本逻辑门设计一个两位加法器，输入为两个两位的二进制数A 和 B，输出为它们的和 S 以及进位 C。
2、设计一个 4 位计数器实现一个 4 位的计数器，能够在时钟信号的上升沿进行计数，计数范围为 0 到 15。
3、设计一个数码管显示译码器将输入的 4 位二进制数转换为数码管的 7 段显示编码，实现数字 0 到 9 的显示。
五、实验步骤1、加法器设计（1）打开 EDA 软件，创建一个新的项目。
（2）使用原理图输入方式，绘制出加法器的逻辑电路图，包括两个半加器和一个或门。
（3）对设计进行编译，检查是否存在语法错误。
（4）创建仿真文件，设置输入信号的激励，进行功能仿真，观察输出结果是否符合预期。
2、计数器设计（1）在项目中新建一个模块，使用 Verilog HDL 语言描述计数器的功能。
（2）编写测试代码，对计数器进行仿真验证。
（3）将计数器下载到硬件开发板上，通过观察实际的输出结果验证其功能。
3、数码管显示译码器设计（1）同样使用原理图输入方式，设计数码管显示译码器的逻辑电路。
（2）进行编译和仿真，确保译码器的功能正确。
（3）将译码器与计数器连接起来，实现数码管的动态显示。
EDA技术实验报告
EDA技术实验报告实验一利用原理图输入法设计4位全加器一、实验目的：掌握利用原理图输入法设计简单组合电路的方法，掌握MAX+plusII 的层次化设计方法。
通过一个4位全加器的设计，熟悉用EDA 软件进行电路设计的详细流程。
二、实验原理：一个4位全加器可以由4个一位全加器构成，全加器的进位以串行方式实现，即将低位加法器的进位输出cout 与相邻的高位加法器的低位进位输入信号cin 相接。
1位全加器f-adder 由2个半加器h-adder 和一个或门按照下列电路来实现。
半加器h-adder 由与门、同或门和非门构成。
四位加法器由4个全加器构成三、实验内容：1. 熟悉QuartusII 软件界面,掌握利用原理图进行电路模块设计的方法。
QuartusII 设计流程见教材第五章:QuartusII 应用向导。
2.设计1位全加器原理图（1）生成一个新的图形文件（file->new->graphic editor ）（2）按照给定的原理图输入逻辑门(symbol －>enter symbol) COCO 1S 2S 3S 4（4）为管脚和节点命名：在管脚上的PIN_NAME处双击鼠标左键，然后输入名字；选中需命名的线，然后输入名字。
（5）创建缺省（Default）符号：在File菜单中选择Create Symbol Files for Current File项，即可创建一个设计的符号，该符号可被高层设计调用。
3.利用层次化原理图方法设计4位全加器（1）生成新的空白原理图，作为4位全加器设计输入（2）利用已经生成的1位全加器的缺省符号作为电路单元，设计4位全加器的原理图.4.新建波形文件（file->new->Other Files->Vector Waveform File），保存后进行仿真（Processing ->Start Simulation），对4位全加器进行时序仿真。
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实验报告(2012----2013学年第一学期)课程名称：EDA技术专业班级：学号：姓名：实验一：原理图输入法设计与仿真实验时间：2012年10月19日（第七周）VCCD0INPUT VCCD1INPUT VCCD2INPUT VCCD3INPUT VCCS1INPUT VCCS0INPUT YOUTPUTNAND3instNAND3inst6NAND3inst7NAND3inst8NAND4inst9NOTinst10NOTinst113、管脚锁定五、实验结果及总结1、 系统时序仿真情况六、实验心得其实这个实验很简单，仅仅是让我们熟悉Quartus Ⅱ9.0软件的使用方法，在书本上的每个步骤都写的清清楚楚，我们组员按着书本上的步骤一步一步的做，实验做完后，我们那一大组很多小组依旧不停的请求老师指导，我们是最先做完实验的小组了。
之后我们被不同的小组询问。
其实只要看看书就可以很顺利做完实验，但是同学们做实验之前都没有好好做实验预习报告。
指导教师：吴建清2012年10月19日成绩实验二 七人表决器的设计2、系统时序仿真情况3、引脚匹配六、实验心得做这个实验之前做了预习报告，但是上实验室进行调试和老师的指导，才发现自己的之前的程序是行不通的，看到其他小组不同的程序，最后经过努力重新编写，最后成功完成实验。
条条道路通罗马，在学习的道路上不能去复制他人的东西，而要自己去思考，去创新！努力让自己多学点东西。
经过努力完成的事情才会有成就感。
成绩指导教师：吴建清2012年11月4日实验三 显示电路设计一、实验目的1、学习7段数码显示译码器设计；2、学习VHDL 的多层设计方法。
二、实验仪器设备1、PC 机一台2、GW48-PK2系列SOPC/EDA 实验开发系统 三、实验原理1、七段数码显示工作原理（共阴极接法）7 段数码是纯组合电路，通常的小规模专用IC ，如74 或4000系列的器件只能作十进制BCD 码译码，然而数字系统中的数据处理和运算都是2 进制的，所以输出表达都是16 进制的，为了满足16 进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD 中来实现。
作为7 段译码器，输出信号LED7S 的7 位分别接数码管的7 个段，高位在左，低位在右。
例如当LED7S 输出为“1101101”时，数码管的7 个段：g 、f 、e 、d 、c 、b 、a 分别接1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”。
注意，这里没有考虑表示小数点的发光管，如果要考虑，需要增加段h 。
2、显示代码概念 显示代码a b cdefg四、实验内容1、编写7段译码器VHDL源程序。
2、在QuartusⅡ软件上编译和仿真。
3、锁定管脚，建议选择实验电路模式6，显示译码输出用数码8 显示译码输出(PIO46-PIO40)，键8、键7、键6 和键5 四位控制输入。
4编程下载与硬件验证。
5、记录系统仿真和硬件验证结果。
五、实验结果：1、VHDL源程序port(x:in std_logic_vector(3 downto 0);led:out std_logic_vector(6 downto 0)); end entity xianshi;architecture one of xianshi issignal led7:std_logic_vector(6 downto 0); beginprocess(x)begincase x iswhen "0000" =>led <="1111110";when "0001" =>led <="0110000";when "0010" =>led <="1101101";when "0011" =>led <="1111001";when "0100" =>led <="0110011";when "0101" =>led <="1011011";when "0110" =>led <="1011111";when "0111" =>led <="1110000";when "1000" =>led <="1111111";when "1001" =>led <="1111011";when others =>null;end case;end process;end architecture one;2、波形仿真图：4、引脚锁定：六、实验心得：其实本实验的显示我们在模电里面就学习过了，也用集成块进行过实验，本实验用程序加硬件完成。
真所谓条条道路通罗马！实验四 四位全加器一、实验目的通过实验让学生熟悉Quartus Ⅱ的VHDL 文本设计流程全过程，掌握组合逻辑电路的文本输入设计法，通过对设计电路的仿真和硬件验证，让学生进一步了解加法器的功能。
二、实验仪器设备1、PC 机一台2、GW48-PK2系列SOPC/EDA 实验开发系统 三、实验原理4位全加器可看作4个1位全加器串行构成，具体连接方法如下图所示：图3-1 由1位全加器构成4位全加器连接示意图采用VHDL 语言设计时调用其附带的程序包，其系统内部会自行生成此结构 四、实验内容4. 编写1位全加器full_add1的VHDL 源程序，并进行编译。
5. 利用元件例化语句编写4位全加器full_adder4的VHDL 源程序，并进行编译和仿真。
6. 锁定引脚，建议选择实验电路模式1：键1输入4位加数，键2输入4位被加数，键8输入Cin ，数码管5显示相加和，D8显示进位CO 。
7.编程下载与硬件验证。
五、设计提示调用STD_LOGIC_UNSIGNED包。
先设计一个一位的全加器包括三个输入端：a，b，cin（进位输入），两个输出端：s（和），cout（进位输出）。
四位串行进位的全加器可以利用四个一位的全加器搭建而成，其结构如上图所示，其输入端口分别为a0,a1,a2,a3,b0,b1,b2,b3,cin输出端口分别为s0,s1,s2,s3,cout。
在实验中只需要先描述一位全加器，然后用component语句进行元件说明，再利用元件例化语句就可以实现四位的全加器。
六、实验验证：2、波形图仿真：七、实验心得：真正意义上明白了例化语句的功能。
实验五序列检测器设计注：报告内容根据具体实验课程或实验项目的要求确定，一般包括实验目的、实验仪器、原理摘要、数据记录及结果分析等。
如纸张不够请自行加纸。
一、实验目的1、了解状态机的设计；2、用状态机实现序列检测器的设计。
architecture one of xljcq istype states is(s0,s1,s2,s3,s4,s5,s6,s7,s8);signal st, nst:states := s0;begincom:process(st,din)begincase st iswhen s0=> if din ='1' then nst <= s1; else nst<= s0; end if;when s1=> if din ='1' then nst <= s2; else nst<= s0; end if;when s2=> if din ='1' then nst <= s3; else nst<= s0; end if;when s3=> if din ='0' then nst <= s4; else nst<= s0; end if;when s4=> if din ='0' then nst <= s5; else nst<= s0; end if;when s5=> if din ='1' then nst <= s6; else nst<= s0; end if;when s6=> if din ='0' then nst <= s7; else nst<= s0; end if;when s7=> if din ='1' then nst <= s8; else nst<= s0; end if;when s8=> if din ='1' then nst <= s1; else nst<= s0; end if;when others => nst<=s0;end case;end process;reg:process(clk,clr)beginif clr ='1' then st<=s0;elsif clk 'event and clk='1' then st<= nst;end if;end process reg;AB <= "1010" when st=s8 else "1011";end one;2、管脚锁定五、实验结果及总结5、系统时序仿真情况六、实验心得动手这次实验，使测试技术这门课的一些理论知识与实践相结合，更加深刻了我对测试技术这门课的认识，巩固了我的理论知识。
成绩指导教师：吴建清2012年10月19日实验六分频器的设计实验室名称：EDA技术学时数：2节3、管脚锁定五、实验结果及总结6、系统时序仿真情况六、实验心得通过这次测试技术的实验,使我学到了不少实用的知识,更重要的是,做实验的过程,思考问题的方法,这与做其他的实验是通用的,真正使我们受益匪浅.指导教师：吴建清成绩2012年10月19日实验七步进电机设计实验室名称：EDA技术学时数：2节2、VHDL源程序LIBRARY ieee;USE ieee.std_logic_1164.all;LIBRARY work;ENTITY step_a ISPORT(clk0 : IN STD_LOGIC;u_d : IN STD_LOGIC;clk5 : IN STD_LOGIC;S : IN STD_LOGIC;Y : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );END step_a;ARCHITECTURE bdf_type OF step_a ISATTRIBUTE black_box : BOOLEAN;nATTRIBUTE noopt : BOOLEAN;PORT MAP(a => P(11 DOWNTO 8),b => SYNTHESIZED_WIRE_6,agb => F(2));b2v_95 : cmp3PORT MAP(a => P(7 DOWNTO 4),b => SYNTHESIZED_WIRE_6,agb => F(1));b2v_96 : cmp3PORT MAP(a => P(3 DOWNTO 0),b => SYNTHESIZED_WIRE_6,agb => F(0));b2v_inst : rom3PORT MAP(inclock => clk0,address => q,q => P);END bdf_type;仿真波形：引脚匹配：实验八8051/89c51核及片上系统设计——基于8051单片机IP核的等精度频率计单片机系统设计（LCD显示）2、VHDL源程序LIBRARY ieee;USE ieee.std_logic_1164.all;LIBRARY work;ENTITY MCU8951 ISPORT(CLK : IN STD_LOGIC;TCLK : IN STD_LOGIC;RST : IN STD_LOGIC;MT : IN STD_LOGIC;NO : IN STD_LOGIC;P1 : INOUT STD_LOGIC_VECTOR(7 DOWNTO 0);五、实验结果及总结7、系统时序仿真情况六、实验心得在做测试技术的实验前,我以为不会难做,就像以前做物理实验一样,做完实验,然后两下子就将实验报告做完.直到做完测试实验时,我才知道其实并不容易做,但学到的知识与难度成正比,使我受益匪浅.。