数字电子技术基础-第六章_时序逻辑电路(完整版)
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阎石《数字电子技术基础》(第6版)考研真题精选-第6章 时序逻辑电路【圣才出品】
第6章时序逻辑电路一、选择题1．下列逻辑电路中哪个是时序逻辑电路：（）。
[江苏大学2016研]A．二进制译码器B．二进制加法器C．移位寄存器D．数据选择器【答案】C【解析】ABD三项都属于组合逻辑电路，C项移位寄存器是由触发器组成的，具有存储功能，它属于时序逻辑电路。
2．同步时序电路和异步时序电路比较，其差异在于后者（）。
[重庆大学2015研] A．没有触发器B．没有统一的时钟控制C．没有稳定状态D．输出只与内部状态有关【答案】B【解析】A项是组合逻辑电路和时序逻辑电路的区别；C项是无稳态电路与稳态电路的区别；D项是米勒型电路和摩尔型电路的区别。
3．对于状态表6-1，下列说法正确的是：（）。
[北京邮电大学2015研]表6-1A．状态A和B肯定等价B．状态D和E肯定等价C．状态A和C肯定等价D．状态B和F肯定等价【答案】B【解析】根据状态表6-1可知，状态D和E在输入0后，次态都为自身且输出Z＝0，而在输入1后，次态都变为C且输出Z＝0。
所以，可以视为两者状态等价，同样的分析方法用于A、C、D三项，可以发现这三个选项是错误的。
二、填空题1．时序电路中“等价状态”是______，在实际应用中起______作用。
[重庆大学2014研]【答案】相同的输入下，输出相同且次态也相同；化简【解析】状态等价是指在相同的输入变量条件下，次态相同且输出也相同，等价的状态主要用于化简状态转换表，也就是减少电路的状态数量，可以优化构成相应电路的硬件结构。
2．一个模值为6的计数器，状态转移图如图6-1所示，若初始状态为000，则经过100个CP脉冲后，其状态为______。
[北京邮电大学2015研]图6-1【答案】110【解析】每经过一个CP脉冲，计数器的状态按照顺序变化一次，100/6＝16···4，所以经过了100CP脉冲后，计数器循环了16个完整计数周期，然后又进行了4次状态变化，所以此时状态为110。
第六章时序逻辑电路-丽水学院
第六章 时序逻辑电路（14课时）本章教学目的、要求：1．掌握时序逻辑电路的分析方法。
2．掌握常用时序逻辑部件：寄存器、移位寄存器、由触发器构成的同步二进制递 增计数器和异步十进制递减计数器，及由集成计数器构成任意进制计数器。
3．熟悉常用中规模集成时序逻辑电路的逻辑功能及使用方法。
4．掌握同步时序逻辑电路的设计方法。
重点：时序逻辑电路在电路结构和逻辑功能上的特点；同步时序逻辑电路的分析方法；常用中规模集成时序逻辑电路的逻辑功能及使用方法；由集成计数器构成任意进制计数器。
难点：同步时序逻辑电路的设计方法第一节 概述（0.5课时）一、定义：1．定义：任一时刻电路的稳定输出不仅取决于当时的输入信号，而且还取决于电路原来的状态。
2．例：串行加法器：指将两个多位数相加时，采取从低位到高位逐位相加的方式完成相加运算。
需具备两个功能：将两个加数和来自低位的进位相加， 记忆本位相加后的进位结果。
全加器执行三个数的相加运算， 存储电路记下每次相加后的运算结果。
CP a i b i c i-1(Q ) s i c i (D )0 a 0 b 0 0 s 0 c 0 1 a 1 b 1 c 0 s 1 c 1 2 a 2 b 2 c 1 s 2 c2 3．结构上的特点：①时序逻辑电路通常包含组合电路和存储电路两部分，存储电路（触发器）是必不可少的；②存储器的输出状态必须反馈到组合电路的输入端，与外部输入信号共同决定组合逻辑电路的输出。
∑CI COCLKC1<1DQ 'Qia ic i-1c ib is 串行加法器电路二、时序电路的功能描述原状态：q1, q2, …, q l新状态：q1*，q2 *，…，q l*1．逻辑表达式。
Y = F [X，Q] 输出方程。
Z = G [X，Q] 驱动方程（或激励方程）。
Q* = H [Z，Q] 状态方程。
2．状态表、状态图和时序图。
三、时序电路的分类1. 按逻辑功能划分有：计数器、寄存器、移位寄存器、读/写存储器、顺序脉冲发生器等。
数字电子技术基础：第六章 时序逻辑电路 6.4 时序逻辑电路的设计方法
Q1nQ0n
X
00 01 11 10
0 0 0 ×0
1 0 1 ×1
Q1n+1
Q1nQ0n
X
00 01 11 10
0 0 0 ×0
1 1 0 ×0
Q0n+1
Q1nQ0n
X
00 01 11 10
00 0 0 × 0
01 0 0 × 1
Y
化简后电路的状态方程为 Q1n1 XQ0Q1 XQ1 Q0n1 XQ1Qo XQ1Q0 1Q0
10
S11 1 0 1 1 0
11
S12 1 1 0 0 1
12
S0 0 0 0 0 0
0
其各输出次态的卡诺Q1图n Q如0n 下
各输出端的卡诺图如下
Q3n
Qn
2
00
01 11 10
Q1nQ0n
Q3nQ2n
00 01 11 10
00 0 0 0 0
01 0 0 1 0
11 0 × × ×
00 0001/0 0010/0 0100/0 0011/0 01 0101/0 0110/0 1000/0 0111/0 11 0000/1 ××××/× ××××/×××××/× 10 1001/0 1010/0 1100/0 1011/0
c.进行状态编码，即将电路的状态和触发器状态组合对应起来。 四 选定触发器的类型，求出电路的状态方程、驱动方程和输 出方程
a. 选定触发器的类型；b. 由状态转换图（或状态转换表）和选 定的状态编码、触发器的类型，写出电路的状态方程、驱动方 程和输出方程。 五 根据得到的方程式画出逻辑图
六 检查设计的电路能否自启动
Q0B Q1Q0 Q1Q0B
数字电子技术课件 第六章 时序逻辑电路
第六章 时序逻辑电路
第一节 寄存器 第二节 计数器 第三节 一般时序电路
本章学习要求
数字逻辑电路 组合逻辑电路 —— 组合电路 时序逻辑电路 —— 时序电路
时序电路特点
功能上：任何时刻的稳定输出，不仅与该时刻输入 有关，还与电路原状态有关，即与以前的 输入有关。
结构上：由组合电路和存贮电路组成。
时序电路分类
×× ×× 1× 0× ×1 ×0 ××
××××
D0 D1 D2 D3
×××× ×××× ×××× ×××× ××××
Q00 Q10 Q20 保 持
Q30
并行置数
D0 D1 D2 串入左移
D3
串入左移
Q1n Q2n Q3n 1 串入右移
Q1n Q2n Q3n 0 串入右移
1 Q0n Q1n
保持
Q2n
触发器改变状态，因此译码时不会产生竞争冒险。 ②缺点:状态利用率低。24=16个状态中只用了8个状态
(2n－2n个没用)。
6、序列信号发生器
序列信号：一组特定的串行数字信号称为序列信 号，如00110111。
序列信号发生器：产生序列信号的电路称为序列 信号发生器。
作用：序列信号可以用来作为数字系统的同步信 号，也可以作为地址码等，在通信、遥控、遥测 等领域有非常广泛的应用。
Q2
Q3
1000 0100 0010 0001
特点: ①4个D触发器构成的右移移位寄存器,首尾相接即D0=Q3； ②优点:电路结构简单;有效状态只含一个1（或0）,不需
要另加译码电路。 ③缺点:状态利用率低。24=16个状态中只用了4个状态
(2n－n个没用)。
（3）扭环形计数器
D0
Q0
第一节 寄存器 第二节 计数器 第三节 一般时序电路
本章学习要求
数字逻辑电路 组合逻辑电路 —— 组合电路 时序逻辑电路 —— 时序电路
时序电路特点
功能上：任何时刻的稳定输出，不仅与该时刻输入 有关，还与电路原状态有关，即与以前的 输入有关。
结构上：由组合电路和存贮电路组成。
时序电路分类
×× ×× 1× 0× ×1 ×0 ××
××××
D0 D1 D2 D3
×××× ×××× ×××× ×××× ××××
Q00 Q10 Q20 保 持
Q30
并行置数
D0 D1 D2 串入左移
D3
串入左移
Q1n Q2n Q3n 1 串入右移
Q1n Q2n Q3n 0 串入右移
1 Q0n Q1n
保持
Q2n
触发器改变状态，因此译码时不会产生竞争冒险。 ②缺点:状态利用率低。24=16个状态中只用了8个状态
(2n－2n个没用)。
6、序列信号发生器
序列信号：一组特定的串行数字信号称为序列信 号，如00110111。
序列信号发生器：产生序列信号的电路称为序列 信号发生器。
作用：序列信号可以用来作为数字系统的同步信 号，也可以作为地址码等，在通信、遥控、遥测 等领域有非常广泛的应用。
Q2
Q3
1000 0100 0010 0001
特点: ①4个D触发器构成的右移移位寄存器,首尾相接即D0=Q3； ②优点:电路结构简单;有效状态只含一个1（或0）,不需
要另加译码电路。 ③缺点:状态利用率低。24=16个状态中只用了4个状态
(2n－n个没用)。
（3）扭环形计数器
D0
Q0
数字电子技术第6章 时序逻辑电路
RD—异步置0端（低电平有效） 1 DIR—右移串行输入 1 DIL—左移串行输入 S0、S1—控制端 1 D0D1 D2 D3—并行输入
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4、扩展：两片74LS194A扩展一片8位双向移位寄存器
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例6.3.1的电路 （P276) 74LS194功能 S1S0=00,保持 S1S0=01,右移 S1S0=10,左移 S1S0=11,并入
（5）状态转换图
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小结
1、时序逻辑电路的特点、组成、分类及描述方法； 2、同步时序逻辑电路的分析方法； 课堂讨论： 6.1，6.4
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6.3 若干常用的时序逻辑电路
寄存器和移位寄存器 时序 逻辑电路 计数器 顺序脉冲发生器 序列信号发生器
移位寄存器不仅具有存储功能，且还有移位功能。 可实现串、并行数据转换，数值运算以及数据处理。 所谓“移位”，就是将寄存器所存各位数据，在每个移 位脉冲的作用下，向左或向右移动一位。
2、类型： 根据移位方向，分成三种：
左移 寄存器 (a) 右移 寄存器 (b) 双向 移位 寄存器 (c)
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学习要求 ：
* *
自学掌握
1. 掌握寄存器和移位寄存器的概念并会使用； 2. 掌握计数器概念，熟练掌握中规模集成计数器74161 和74160的功能，熟练掌握用160及161设计任意进制计 数器的方法。
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6.3.1寄存器和移位寄存器
一、寄存器
寄存器是计算机的主要部件之一， 它用来暂时存放数据或指令。
数字电子技术 第六章、时序逻辑电路
Y i F i ( X 1 , X 2 , , X p ; Q 1n , Q 2n , , Q qn ) n n n W j G j ( X 1 , X 2 , , X p ; Q1 , Q 2 , , Q q ) n 1 n n n Q k H k (W 1 , W 2 , , W r ; Q 1 , Q 2 , , Q q )
§6、3 寄存器和移位寄存器
寄存器是计算机的主要部件之一，它用 来暂时存放数据或指令。 1 、 数码寄存器
Q3
& &
Q2
&
Q1
&
Q0 取数 脉冲
Q
Q D
Q
Q D
Q
Q D
Q
Q D
CLR A3
接收 脉冲 ( CP ) A0
A2
A1
四位数码寄存器
Q3
& &
Q2
&
Q1
&
Q0 取数 脉冲
Q
Q D
Q
Q D
Q
CP
时 序 图
Q0 Q1 Q2 Y
5
电 路 功 能
有效循环的6个状态分别是0～5这6个十进制数字的格 雷码，并且在时钟脉冲 CP 的作用下，这6个状态是按 递增规律变化的，即： 000→001→011→111→110→100→000→… 所以这是一个用格雷码表示的六进制同步加法计数器。 当对第6个脉冲计数时，计数器又重新从000开始计数， 并产生输出Y＝1。
FF0
F F1 Q0 1D C1 Q0 Q1 Q1 1D C1
F F2 Q2
例3
CP
1D C1
Q2
数字电子技术 时序逻辑电路的分析与设计 国家精品课程课件
《数字电子技术》精品课程——第6章
FF0
FF1
1J
Q0 1J
Q1
时序逻辑电路的分析与设计
&Z
FF2
1J
Q2
C1
C1
C1
1K
1K
1K
Q0
Q1
Q2
CP
➢驱动方程：
《数字电子技术》精品课程——第6章 时序逻辑电路的分析与设计
② 求状态方程
JK触发器的特性方程：
Qn1 JQ n KQn
将各触发器的驱动方程代入，即得电路的状态方程：
简化状态图（表）中各个状态。 （4）选择触发器的类型。
（5）根据编码状态表以及所采用的触发器的逻辑功能，导出待设计 电路的输出方程和驱动方程。
（6）根据输出方程和驱动方程画出逻辑图。
返回 （7）检查电路能否自启动。
《数字电子技术》精品课程——第6章 时序逻辑电路的分析与设计
2．同步计数器的设计举例
驱动方程： T1 = X T2 = XQ1n
输出方程: Z= XQ2nQ1n
（米利型）
2.写状态方程
T触发器的特性 方程为：
Qn1 TQn TQn
Q 1nQ1QX21nn TX1QQ1n1nXTQX11nQ1n X Q1n
Q1n
Qn1 2
T2 Q2n
T2Qn2
T Q n 将T1、 T2代入则得X到Q两1n Q2n XQ1nQn2
0T1 = X0 0 0 0 0 0
0
求T1、T2、Z
0T2
0
=ZX=01QX1nQ10 2nQ010n
0 0
0 1
1 0
0 0
由状态方程
求Q2n+1 、 Q1n+1
阎石《数字电子技术基础》(第6版)章节题库-第6章 时序逻辑电路【圣才出品】
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第 6 章 时序逻辑电路
一、选择题
1．有八个触发器的二迚制计数器，它们最多有（ ）种计数状态。 A．8 B．16 C．256 D．64 【答案】C 【解析】28＝256。
2．下列描述丌正确的是（ ）。 A．触发器具有两种状态，当 Q＝1 时触发器处于 1 态 B．时序电路必然存在状态循环 C．异步时序电路的响应速度要比同步时序电路的响应速度慢 D．主从 JK 触发器具有一次变化现象 【答案】A 【解析】触发器的状态还包括丌定状态，比如在 RS 触发器中，当 RS＝11 时，状态丌 定；研究的时序电路主要是要丌间断给出信号，理论上来讲需要状态的丌断循环；异步时序 电路通过一些门电路再传输信号，而同步信号的数据传输直接通过时钟脉冲迚行统一的传 输，减少了传输过程的时间延迟。
4．同步计数器和异步计数器比较，同步计数器的最显著优点是（ ）。 A．工作速度高 B．触发器利用率高 C．电路简单 D．丌受时钟 CP 控制 【答案】A 【解析】同步信号的数据传输直接通过时钟脉冲迚行统一的传输，减少了传输过程的时 间延迟。
5．N 个触发器可以构成能寄存多少位二迚制数码的寄存器？（ ）。 A．N－1
2．一个三级环形计数器的初始状态是 Q2Q1Q0＝001（Q2 为高位），则经过 40 个时钟 周期后的状态 Q2Q1Q0＝______。
【答案】010 【解析】经过 3 的倍数个周期后，即 39 个周期后，Q2Q1Q0＝001；则 40 周期后 Q2Q1Q0 ＝010
5 / 85
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A．1110 B．1111 C．1101 D．1100 【答案】C 【解析】1001 经过 16 的倍数个周期后仍为 1001，即 96 个时钟脉冲后计数器显示 1001，再经历 4 个时钟脉冲，即 100 个时钟脉冲时，计数为 1001＋0100＝1101。
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第 6 章 时序逻辑电路
一、选择题
1．有八个触发器的二迚制计数器，它们最多有（ ）种计数状态。 A．8 B．16 C．256 D．64 【答案】C 【解析】28＝256。
2．下列描述丌正确的是（ ）。 A．触发器具有两种状态，当 Q＝1 时触发器处于 1 态 B．时序电路必然存在状态循环 C．异步时序电路的响应速度要比同步时序电路的响应速度慢 D．主从 JK 触发器具有一次变化现象 【答案】A 【解析】触发器的状态还包括丌定状态，比如在 RS 触发器中，当 RS＝11 时，状态丌 定；研究的时序电路主要是要丌间断给出信号，理论上来讲需要状态的丌断循环；异步时序 电路通过一些门电路再传输信号，而同步信号的数据传输直接通过时钟脉冲迚行统一的传 输，减少了传输过程的时间延迟。
4．同步计数器和异步计数器比较，同步计数器的最显著优点是（ ）。 A．工作速度高 B．触发器利用率高 C．电路简单 D．丌受时钟 CP 控制 【答案】A 【解析】同步信号的数据传输直接通过时钟脉冲迚行统一的传输，减少了传输过程的时 间延迟。
5．N 个触发器可以构成能寄存多少位二迚制数码的寄存器？（ ）。 A．N－1
2．一个三级环形计数器的初始状态是 Q2Q1Q0＝001（Q2 为高位），则经过 40 个时钟 周期后的状态 Q2Q1Q0＝______。
【答案】010 【解析】经过 3 的倍数个周期后，即 39 个周期后，Q2Q1Q0＝001；则 40 周期后 Q2Q1Q0 ＝010
5 / 85
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A．1110 B．1111 C．1101 D．1100 【答案】C 【解析】1001 经过 16 的倍数个周期后仍为 1001，即 96 个时钟脉冲后计数器显示 1001，再经历 4 个时钟脉冲，即 100 个时钟脉冲时，计数为 1001＋0100＝1101。
数字电子技术第六章时序逻辑电路
___ __
Qn1 J Qn K Qn
n 1
则求 Q2 时应得
___
n 1
Q2
a
Qn 2
Q2n
两式相比得
J ,
__
K
第六章 时序逻辑电路
故
___
Q n1 2
x Q2n
xQ1nQ2n
J2 x
_____
K2 xQ1n
___
Q1n1 xQ2n Q1n xQ1n
__
J1 xQ2n K1 x
第六章 时序逻辑电路
由图 6 - 15(a)~(d)可得
___ ___
Q4n1 Q1nQ2nQ3n Q4n Q1n Q4n
___ ___
___
Q3n1 Q1nQ2n Q3n Q1n Q3n Q2n Q3n
___ ______
Q1nQ2n Q3n Q1nQ2n Q3n
___ ___ ___
Q2n1 Q1n Q4n Q2n Q1n Q2n
___
Q1n1 Q1n
第六章 时序逻辑电路
由此得各触发器的激励函数为
J 4 Q1nQ2nQ3n
J3 Q1nQ2n
第六章 时序逻辑电路
根据方程可得出状态迁移表，如表 6 - 2 所示，再由表得 状态迁移图， 如图 6 -5 所示。
表 6 – 2 例 2 状态表
Q3n
Q2n
Q1n
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
Q n1 3
0 0 0 1 0 0 0 0
Qn1 J Qn K Qn
n 1
则求 Q2 时应得
___
n 1
Q2
a
Qn 2
Q2n
两式相比得
J ,
__
K
第六章 时序逻辑电路
故
___
Q n1 2
x Q2n
xQ1nQ2n
J2 x
_____
K2 xQ1n
___
Q1n1 xQ2n Q1n xQ1n
__
J1 xQ2n K1 x
第六章 时序逻辑电路
由图 6 - 15(a)~(d)可得
___ ___
Q4n1 Q1nQ2nQ3n Q4n Q1n Q4n
___ ___
___
Q3n1 Q1nQ2n Q3n Q1n Q3n Q2n Q3n
___ ______
Q1nQ2n Q3n Q1nQ2n Q3n
___ ___ ___
Q2n1 Q1n Q4n Q2n Q1n Q2n
___
Q1n1 Q1n
第六章 时序逻辑电路
由此得各触发器的激励函数为
J 4 Q1nQ2nQ3n
J3 Q1nQ2n
第六章 时序逻辑电路
根据方程可得出状态迁移表，如表 6 - 2 所示，再由表得 状态迁移图， 如图 6 -5 所示。
表 6 – 2 例 2 状态表
Q3n
Q2n
Q1n
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
Q n1 3
0 0 0 1 0 0 0 0
数字电子技术第6章时序逻辑电路简明教程PPT课件
6.2.2 同步时序逻辑电路分析举例 【例题6.1】 分析如图6-3所示的时序电路的逻辑功能。写出电路的驱动方程、状态 方程和输出方程，计算出状态转换表，画出状态转换图和时序图，说明电路能否自 启动。
图6-3 例题6.1的逻辑电路
解：该电路为同步时序电路 (1) 写出触发器的驱动方程。
J 1 K1 Q3 J 2 K 2 Q1 J Q Q ；K Q 1 2 3 3 3
n n n Q3 Q2 Q1
n 1 n 1 n 1 Y Q3 Q2 Q1
0 0 0 0 1
0 0 1 1 0
0 1 0 1 0
0 0 0 1 0
0 1 1 0 0
1 0 1 0 0
0 0 0 0 1 1 1 1
1 0 1 1 1 0 1 1 1
0 1 1 0 1 0 0 0 1
最后还要检查一下得到的状态转换表是否包含了电路所有可能出现的状态。由 于的状态组合共有8种，而根据上述计算过程列出的状态转换表中只有5种，缺少101、 110、111这3种状态。所以还需要将这3种状态分别代入状态方程和输出方程进行计 算，并将计算结果列入表中。至此，才得到完整的状态转换表。 (5) 画出状态转换图。 若以圆圈表示电路的各个状态，以箭头表示状态转换的方向，同时还在箭头旁注明 了状态转换前的输入信号的取值和输出值，这样便得到了时序电路的状态转换图。通常将 输入信号的取值写在斜线之上，将输出值写在斜线以下。
6.1.3 时序逻辑电路的功能描述 时序电路一般可以用驱动方程、状态方程和输出方程来描述。 图6-2中的X(x1，x2，…，xi)为时序逻辑电路的输入信号，Y(y1，y2，…，yj)为 输出信号，Z(z1，z2，…，zk)为存储电路的输入信号，Q(q1，q2，…，ql)为存储 电路的输出信号，也表示时序逻辑电路的状态。这些信号之间的逻辑关系可以用3 个方程组来描述。
数字电子技术基础6时序逻辑电路
Q* Q1 Q2 Q3 Q2Q3 3
Q1 Q3 * Q2 * Q1 * Y
输 出 方 程
Y Q2Q3
Q1 Y
CLK Q3 Q2
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
0 0 0 1 1 1 0 0
0 1 1 0 0 1 0 0
1 0 1 0 1 0 0 0
DI 串行 输入
D Q3 Q D Q2 Q D Q1 D Q0 Q
0 0 0 0 0 0 1 1
0 0 0 0 0 1 0 1 0 缺少111为 0 1 1 初态的情况 1 0 0 1 0 1 1 1 0 1 1 1
0 0 0 0 0 0 1 1
7进制计数器
其中Q3Q2Q1为计数状态，Y为进位
我们可以把状态转换表表示为状态转换图的形式
/Y /0 /0
CLK Q3 0 1 0 0
*
Q
* 3
Q Q Q (Q )
1 2 3 0
C Q0Q3
设初态为0000
作状态转换图
可以看出这是一个异步十进制加法计数器！ 3. 检验其能否自动启动 ？
什么叫 “自动启动” ? 四个触发器本应有十六个稳定状态 ，可 上图电路的状态图中只有十个状态。如果由 于某种原因进入了其余的六个状态当中的任 一个状态，若电路能够自动返回到计数链 ( 即有效循环 ) ，人们就称其为能自动启动。
*6.2.3
异步时序逻辑电路的分析方法
例6.2.4 分析图6.2.10所示电路的逻辑功能。
1、写三大方程
驱 动 方 程 状 Q0 Q 0 cp0 Q 0 (cp0 ) * 态 Q1 Q 3 Q 1 (cp1 ) Q 3 Q 1 (Q0 ) * 方 Q2 Q 2 (cp2 ) Q 2 (Q1 ) 程 *
Q1 Q3 * Q2 * Q1 * Y
输 出 方 程
Y Q2Q3
Q1 Y
CLK Q3 Q2
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
0 0 0 1 1 1 0 0
0 1 1 0 0 1 0 0
1 0 1 0 1 0 0 0
DI 串行 输入
D Q3 Q D Q2 Q D Q1 D Q0 Q
0 0 0 0 0 0 1 1
0 0 0 0 0 1 0 1 0 缺少111为 0 1 1 初态的情况 1 0 0 1 0 1 1 1 0 1 1 1
0 0 0 0 0 0 1 1
7进制计数器
其中Q3Q2Q1为计数状态，Y为进位
我们可以把状态转换表表示为状态转换图的形式
/Y /0 /0
CLK Q3 0 1 0 0
*
Q
* 3
Q Q Q (Q )
1 2 3 0
C Q0Q3
设初态为0000
作状态转换图
可以看出这是一个异步十进制加法计数器！ 3. 检验其能否自动启动 ？
什么叫 “自动启动” ? 四个触发器本应有十六个稳定状态 ，可 上图电路的状态图中只有十个状态。如果由 于某种原因进入了其余的六个状态当中的任 一个状态，若电路能够自动返回到计数链 ( 即有效循环 ) ，人们就称其为能自动启动。
*6.2.3
异步时序逻辑电路的分析方法
例6.2.4 分析图6.2.10所示电路的逻辑功能。
1、写三大方程
驱 动 方 程 状 Q0 Q 0 cp0 Q 0 (cp0 ) * 态 Q1 Q 3 Q 1 (cp1 ) Q 3 Q 1 (Q0 ) * 方 Q2 Q 2 (cp2 ) Q 2 (Q1 ) 程 *
数字电子技术基础 第六章
图6. 3.28
图6.3.27电路的时序图
常见的 异步二进制加法器产品有4位的（如74LS293、 74LS393、74HC393）等、7位的（如CC4024等）、12位的 （如74HC4040等）和14位的（如74HC4020等）几种类型。
2、异步十进制计数器
是在4位异步二进制加法计数器的基础上加以修改得到。 在计数过程中跳过从1010到1111这6个状态。
穆尔型：
状态机：State Machine简称SM。或称算法状态机 (Algorithmic State Machine，简称ASM)。
6.2 时序逻辑电路的分析方法
6.2.1 同步时序逻辑电路的分析方法 分析步骤：
1、从给定的逻辑图中写出每个触发器的驱动方程。 （存储电路中每个触发器输入信号的逻辑函数式）。 2、将得到的这些驱动方程代入相应触发器的特性方 程，得出每个触发器的状态方程，从而得到由这些状 态方程组成的整个时序电路的状态方程组。 3、根据逻辑图写出电路的输出方程。
图6. 3.38
例6.3.3电路的并行进位方式
图6. 3.39
例6.3.3电路的串行进位方式
例 6.3.4 P304
当M为大于N的素数时，不能分解成N1和N2，不能采用并行 进位方式和串行进位方式。必须采用整体置零方式或整体置 数方式。
图6. 3.40
例6.3.4电路的整体置零方式
整体置零方式： １、先将两片N进制计数器按最简单的方式接成一个大于M进制的计数器（如N*N进 制）。 ２、然后在计数器为M状态时译出异步置零信号，将两片N进制计数器同时置零。 整体置数方式： １、先将两片N进制计数器按最简单的方式接成一个大于M进制的计数器（如N*N进 制）。 ２、然后在选定的某状态下译出LD’=0信号，将两片N进制计数器同时置入适当数 值，获得Ｍ进制计数器。
《数字电子技术》康华光习题解答第6章时序逻辑电路
第六章时序逻辑电路（选择、判断共30题）一、选择题1．同步计数器和异步计数器比较，同步计数器的显著优点是。
A.工作速度高B.触发器利用率高C.电路简单D.不受时钟C P控制。
2．把一个五进制计数器与一个四进制计数器串联可得到进制计数器。
A.4B.5C.9D.203．下列逻辑电路中为时序逻辑电路的是。
A.变量译码器B.加法器C.数码寄存器D.数据选择器4.N个触发器可以构成最大计数长度（进制数）为的计数器。
A.NB.2NC.N2D.2N5.N个触发器可以构成能寄存位二进制数码的寄存器。
A.N-1B.NC.N+1D.2N6．五个D触发器构成环形计数器，其计数长度为。
A.5B.10C.25D.327．同步时序电路和异步时序电路比较，其差异在于后者。
A.没有触发器B.没有统一的时钟脉冲控制C.没有稳定状态D.输出只与内部状态有关8．一位8421B C D码计数器至少需要个触发器。
A.3B.4C.5D.109.欲设计0，1，2，3，4，5，6，7这几个数的计数器，如果设计合理，采用同步二进制计数器，最少应使用级触发器。
A.2B.3C.4D.810．8位移位寄存器，串行输入时经个脉冲后，8位数码全部移入寄存器中。
A.1B.2C.4D.811．用二进制异步计数器从0做加法，计到十进制数178，则最少需要个触发器。
A.2B.6C.7D.8E.1012．某电视机水平-垂直扫描发生器需要一个分频器将31500H Z的脉冲转换为60H Z的脉冲，欲构成此分频器至少需要个触发器。
A.10B.60C.525D.3150013．某移位寄存器的时钟脉冲频率为100K H Z ，欲将存放在该寄存器中的数左移8位，完成该操作需要时间。
A.10μSB.80μSC.100μSD.800m s 14.若用J K 触发器来实现特性方程为，则J K 端的方程为 。
AB Q A Q n 1n +=+A.J =A B ，K = B.J =A B ，K = C.J =，K =A B D.J =，K =A B B A +B A B A +B A 15．要产生10个顺序脉冲，若用四位双向移位寄存器CT74LS194来实现，需要 片。
数字电子技术基础：第六章 时序逻辑电路
为4进制加法计数器
为4进制减法计数器
6.2.时序逻辑电路的分析方法
可以合成一个状态转换表为：
A＝0时
Q2 Q1 Q2* Q1* Y
00 0 1 0 01 1 0 0 10 1 1 0 11 0 0 1
A＝1时
Q2 Q1
Q2* Q1* Y
0 0 0 1 11 10
A
0
01 10 00
00 1
11 0
②
驱动方程Y F ( X ,Q)
zk g1(x1, x2 ,, xi , q1, q2 ,, ql )
6.1 概述
图6.1.1
q1* h1(z1, z2 ,, zi , q1, q2 ,, ql )
③
状态方程Q* H (Z,Q )
ql hl (z1, z2 ,, zi , q1, q2 ,, ql )
6.1 概述
一、时序逻辑电路：
在任意时刻的输出信号不仅取决于当时的输入信 号，而且还取决于电路原来的状态。 二、时序逻辑电路的构成及结构特点：
时序 逻辑电路 的构成可 用图6.1.1 所示框图 表示
图6.1.1
6.1 概述
特点：
图6.1.1
1.时序逻辑电路包含组合逻辑电路和存储电路两个部 分； 2.存储电路的输出状态必须反馈到组合电路的输入端， 与输入信号一起，共同决定组合逻辑电路的输出。
), K
2
K1 1 (Q1Q3 )
J3 Q1Q2 ,
K3 Q2
6.2.时序逻辑电路的分析方法
（2) 状态方程：
JK触发器的特性方程
Q* JQ K Q
将驱动方程代入JK触发器的特性方程中，得出电 路的状态方程，即
J1 (Q2Q3 J 2 Q1,
《数字电子技术》 第6章 时序电路地分析与设计
3
列状态表
QQ10nn11
Q0n Q1n Q0n0Biblioteka 10Z Q1nQ0n
001 0 1 1
0
010 1 0 1
0
011 1 1 1
0
100 0 0 0
1
Q11nn11 Q00nn11
01010101 01
010101
1 1
0 1
Q1n1 X Q0 Q1 Q0n1 Q0
QZ n1Q1QD2
因为本题要 求选用D触发器, 所以化简时不需 要将卡诺图按 Qi=1和Qi=0划分 为两个区域，直 接由卡诺图求出 最简式即可。
比较，得驱动方程：
D1 X Q0 Q1
D0 Q0
5 电路图
同步可逆四进制计数器逻辑电路图
1、时序逻辑电路的构成
由图中可以看出，时序逻辑电路包含组合逻辑电路和存 储电路两部分，存储电路具有记忆功能通常由触发器担任； 存储电路的状态反馈到组合逻辑电路的输入端，与外部输入 信号共同决定组合逻辑电路的输出。所以，时序逻辑电路中 ，任一时刻的输出不仅与该时刻输入变量的取值有关，而且 与该时刻电路所处的状态有关。
由题意 2 列状态
图
3 列状态表
控制端
进借位 标志
4 求状态方程、驱动方程及输出方程
根据状态表填写次态和输出函数卡诺图，从而求得次 态和输出方程组，然后将各状态方程与所选用的触发器的 特征方程对比，便可求出驱动方程。
输出方程：
Q1n1 X Q0 Q0n1 Q0 Z Q1Q2
状态方程
例6.2
1 列方程式
驱动方程：JJ21
n
Q1 Q2n
数字电子技术 第6章 时序逻辑电路的设计
17
2.画出次态状态表 画出次态状态表
次态 y=0(down) Q2 Q1 Q0 1 0 0 0 0 0 0 0 1 0 1 1 0 1 0 1 1 0 1 1 1 1 0 1 y=1(up) Q2 Q1 0 0 0 1 0 1 1 1 1 1 1 0 1 0 0 0 Q0 1 1 0 0 1 1 0 0
为使电路能自启动，将卡诺图中的最小项 xxx取做有效状态例如010状态，这时Q2n+1 的卡诺图应修改为右图。化简后得到新状 态方程： Q1n+1= Q2n⊕Q3n Q2n+1= Q1n+ Q2nQ3n Q3n+1= Q2n 驱动方程：J1=Q2n⊕Q3n 输出方程：C= Q1n Q2n Q3n K1=Q2n⊕Q3n J2=Q1n+Q3n K2=Q1n J3= Q2n K3= Q2n
检查自启动：设初态为000，来第1个CP脉冲，将跳变为010，进入循环状态，该电路可 以自启动。
11
6.3同步时序逻辑电路设计 同步时序逻辑电路设计 (时钟同步状态机的设计)
1.用状态图设计同步时序逻辑电路 ①状态序有规则的时序电路； ②态序不规则的Moore型； ③Mealy型 2. 使用状态表设计时序逻辑电路 3.使用状态转换表设计时序状态机
8
例2：设计一个串行数据检测器。要求连续输入3个或3个以 上的1时，输出为1，其它情况下输出为0。
(1)因为输入多于3个1，有输出。设输入变量为x；检测 (5)最多连续输入m=3，可选用 结果为输出变量，定义为y；又因连续输入3个1以上有 (7)逻辑电路图： n=2，2个J-K FF，于是可画出次 输出，因此要求同步计数。 态及输出卡诺图。还可分解为3 个卡诺图。 (2)状态分析：初态S0为全0状态，设输入一个1时为S1 态，输入2个1时为S2，输入3个1及以上为S3。 Q1n+1 Q0n+1 y (3)状态转换图如图所示： (4)状态转换表。因为输入m>3和连续输入3个1(m=3)状态是相同的，都停留在S2上，故 (8)检查能否自启动： 状态转换图可以简化成如下。 当电路初态进入11状态后： (6)状态方程：Q1n+1=xQ0Q1+xQ 若x=1时，Q1n+1Q0n+1=10状态为 1 sn S S1 S2 S 0 X 次态；若x=0时，Q1n+1 Q0n+1=00 3 n 驱动方程：J1=xQ0 J0=xQ1 0 S0/0 S0/0 S0/0 S0/0 次态。 输出方程：y=xQ1n 1 S1/0 该电路可以自启动。S2/0 S3/1 S4/1 Q0n+1=xQ1Q0+1Q1 K1=x K0=1 自启动部分
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T0 1
行修改，在0000 时减“1”后跳变 T1 Q0 Q0(Q3Q2Q1)
为1001，然后按
二进制减法计数
就行了。T2 Q1Q0 Q1Q0 (Q1Q2Q3 )
T3 Q2Q1Q0
50
能自启动
47
•时序图 5
分 频
10 分 频c
0
t
48
器件实例：74 160
CLK RD LD EP ET 工作状态 X 0 X X X 置 0（异步） 1 0 X X 预置数（同步） X 1 1 0 1 保持（包括C） X 1 1 X 0 保持（C=0） 1 1 1 1 计数
49
②减法计数器
基本原理：对二进 制减法计数器进
——74LS193
异步置数 异步清零
44
（采用T’触发器，即T=1）
CLKi
CLKU
i 1
Qj
j0
CLKD
i 1
Qj
j0
CLK0 CLKU CLKD
CLK 2 CLKU Q1Q0 CLK DQ1Q0
45
2. 同步十进制计数器 ①加法计数器
基本原理：在四位二进制 计数器基础上修改，当计 到1001时，则下一个CLK 电路状态回到0000。
EP ET 工作状态
X 0 X X X 置 0（异步）
1 0 X X 预置数（同步）
X 1 1 0 1 保持（包括C）
X 1 1 X 0 保持（C=0）
1 1 1 1 计数
39
同步二进制减法计数器 原理：根据二进制减法运算 规则可知：在多位二进制数 末位减1，若第i位以下皆为 0时，则第i位应翻转。
Y Q2Q3
9
状态转换图
10
波形图
11
(1)驱动方程：D2
D1 Q1 A Q1 Q2
(2)状态方程：Q2
*
Q1* A
Q1 Q1
Q2
(3)输出方程： Y [(AQ1Q2 )( AQ1Q2 )] AQ1Q2 AQ1Q2
Q3Q2
Q1Q0 00 01 11 10 00 1 1 1 1
01 0 0 0 0
11 0 0 0 0
10 1 1 1 1
37
同步预 置数
•中规模集成4位同 步二进制计数器
74161
异步清零 数据输入
工作状 态控制
74LS162,74LS163等是 同步清零方式
38
74161功能表
CLK
RD LD
②将驱动方程代入触发器的特性方程，得到状态方程。
③从给定电路写出输出方程。
7
TTL电路
1.写驱动方程：
JJ21Q(Q1 , 2Q3
), K
2
K1 1 (Q1Q3 )
J3 Q1Q2 ,
K3 Q2
3.输出方程 Y Q2Q3
2.代入JK触发器的特性方程（Q* JQ K Q，得状态方程：
14
三、状态分配（编码） 1. 确定触发器数目。 2. 给每个状态规定一个代码。 （通常编码的取法、排列顺序都依照一定的规律） 四、选定触发器类型 求出状态方程，驱动方程，输出方程。 五、画出逻辑图 六、检查自启动
15
16
例：设计一个串行数据检测器，要求在连续输入三个或三 个以上“1”时输出为1，其余情况下输出为0。
第六章 时序逻辑电路
本章的重点： 1．时序逻辑电路在电路结构和逻辑功能上的特点，
以及逻辑功能的描述方法； 2．同步时序逻辑电路的分析方法和设计方法； 3．常用的中规模集成时序逻辑电路器件的应用。
本章的难点： 本章难点是同步时序逻辑电路的分析方法和设计方
法。同步时序逻辑电路的分析方法和设计方法既是本 章的一个难点，又是一个重点。这些方法不仅适用于 用中小规模器件设计时序逻辑电路，而且也是使用可 编程逻辑器件设计时序逻辑电路所必须具备的基础知 识。
输出方程Y F ( X ,Q) 驱动方程Z G( X ,Q)
状态方程Q* H (Z ,Q )
5
时序电路的分类
1.同步时序电路与异步时序电路 同步：存储电路中所有触发器的时钟使用统一的clk,状态变 化发生在同一时刻 异步：没有统一的clk,触发器状态的变化有先有后
2.Mealy型和Moore型
1
6.1 概述
一、时序逻辑电路的特点 功能上：任一时刻的输出不仅取决于该时刻的输入，还与 电路原来的状态有关。 电路结构上 ①包含存储电路和组合电路 ②存储器状态和输入变量共同决定输出
2
CP ai bi ci-1(Q) si ci(D) 0 a0 b0 0 s0 c0 1 a1 b1 c0 s1 c1 2 a2 b2 c1 s2 c2
C=Q3Q2Q1Q0
T3=Q0Q1Q2
第2步：状态方程
=Q0 Q1
=Q0Q1 Q2
=Q0Q1 Q2 Q3
第三步：状态转换表
见下页。
32
Q0n+1=Q0 Q1n+1=Q0 Q1 Q12n+1=Q0Q1 Q2 Q3n+1=Q0Q1Q2 Q3
33
第4步：状态转换图 第5步：时序图
应用：分频器。 Q0为2分频; Q1为4分频；Q2为8分频；Q3和C为16分频。
30
同步二进制加法计数器 原理：根据二进制加法运算 规则可知：在多位二进制数 末位加1，若第i位以下皆为 1时，则第i位应翻转。
由此得出规律，若用T触发 器构成计数器，则第i位触 发器输入端Ti的逻辑式应为：
Ti Qi1Qi2 ...Q0 T0 1
31
第1步：驱动方程，输出方程
T0=1 T1=Q0 T2=Q0Q1
由此得出规律，若用T触发 器构成计数器，则第i位触 发器输入端Ti的逻辑式应为：
Ti Qi1Qi2 ...Q0 T0 1
40
③同步加减计数器
加/减 两种解决方案
加/减 计数器
计数结果
加/减 计数器
计数结果
41
a.单时钟方式 加/减脉冲用同一输入端， 由加/减控制线的高低电平决定加/减
一、抽象、画出状态转换图
二、状态化简
用X（1位）表示输入数据
用Y（1位）表示输出（检测结果）
17
18
三、状态分配 取n=2，令 Q1Q0 的00、01、10为 S0、S1、S2 则，
19
Q1* XQ1 XQ0 Q0* XQ1Q0
Y XQ1
20
四、选用JK触发器，求方程组
Q1* XQ1 XQ0 (Q1 Q1) ( XQ0 )Q1 ( X )Q1
3
…
时序电路的一般结构形式与功能描述方法
外
部
输
入
外
部
状 态
输 出
变
量
状态用ql
q1表示。
原状态: 新状态：
qn l…
qn1
…
l
qn 1
qn1 1
4
三个方程组
y1 f1( x1, x2 , , xi , q1, q2 , , ql )
y
j
f1( x1, x2 ,
Q0* XQ1Q0 ( XQ1)Q0 1Q0
五、画逻辑图
21
六、检查电路能否自启动 将状态“11” 代入状态方程和输出方程，分别求X=0/1下 的次态和现态下的输出，得到：
X 0时，Q1 *Q0* 00，Y 0 X 1时，Q1 *Q0* 10，Y 1
能自启动
34
同步二进制加法计数器的设计过程
状态转换表
Q3Q2
Q1Q0 00
01 11 10
00 0001 0101 1101 1001
01 0010 0110 1110 1010
11 0100 1000 0000 1100
10 0011 0111 1111 1011
35
Q3Q2
Q1Q0 00 01 11 10 00 0 0 1 1
QQ2*1*Q(1QQ22Q3
) Q1 Q1Q3Q2
Q3* Q1Q2Q3 Q2Q3
8
时序电路的状态转换表
状态转换表
Q3 Q2 Q1
000 001 01 0 01 1 1 00 1 01 110 111
Q3* Q2* Q1* Y
001 0 01 00 01 1 0 1 000 1 01 0 1 1 00 0001 0001
25
实例：74LS194A，左/右移，并行输入，保持，异步置零等功能
01 11 10 00 12 34
26
D2
S1 S1
SQ1 S1S0 Q1 S1S0 Q0 S1S0Q2 S1S0 D1
S 0 S0
RQ1 SQ 1
Q1* SQ1
通过控制S1S0 就可以选择194的工作状态
12
（4）列状态转换表：
Q2 * Q1 * Y A
0
00 Q2 Q1 01/0
01 10/0
10 11/0
11 00/1
1
11/1 00/0 01/0 10/0
（5）状态转换图
Q1* Q1 Q2* A Q1 Q2 Y AQ1Q2 AQ1Q2
13
6.3 时序逻辑电路的设计方法
R’D S1 S0 工作状态 0 X X 置零 1 0 0 保持 1 0 1 右移 1 1 0 左移 1 1 1 并行输入
27
扩展应用（4位
8位）
28
Y = 8M + 2N
29
三、计数器
用于计数、分频、定时、产生节拍脉冲等