实验一 一位二进制全加器设计实验

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一位全加器实验报告

一位全加器实验报告

一位全加器实验报告一位全加器实验报告引言:全加器是数字电路中常用的逻辑门,用于将两个二进制数相加并输出和与进位。

本实验旨在通过搭建一位全加器电路并进行测试,加深对数字电路原理的理解。

一、实验背景数字电路是现代电子技术中的重要组成部分,其广泛应用于计算机、通信等领域。

全加器作为数字电路的基础,具有重要的意义。

全加器的设计和实现对于提高计算机的运算速度和效率至关重要。

二、实验目的1. 了解全加器的原理和工作方式;2. 掌握全加器的电路搭建方法;3. 进行全加器的测试,验证其正确性。

三、实验材料和器件1. 电路实验箱;2. 电源;3. 逻辑门集成电路(如74LS08、74LS32等);4. 连线和插线板。

四、实验原理全加器是由两个半加器和一个或门组成的。

半加器用于计算两个二进制位的和与进位,全加器则利用半加器的结果和第三个输入位的进位来计算三个二进制位的和与进位。

五、实验步骤1. 首先,将所需的逻辑门集成电路插入插线板中;2. 将电源连接到插线板上的电源接口上,并调整电源电压;3. 按照全加器的电路图,将逻辑门按正确的方式连接起来;4. 完成电路的搭建后,将输入信号接入逻辑门的输入端,将输出信号接入逻辑门的输出端;5. 打开电源,观察输出结果;6. 调整输入信号,测试多种情况下的输出结果。

六、实验结果与分析通过实验,我们得到了全加器的输出结果。

在输入信号为0、0、0的情况下,输出结果为0、进位为0;在输入信号为0、1、0的情况下,输出结果为1、进位为0;在输入信号为1、1、0的情况下,输出结果为0、进位为1;在输入信号为1、1、1的情况下,输出结果为1、进位为1。

实验结果与预期一致,说明全加器的电路搭建正确。

七、实验总结通过本次实验,我们深入了解了全加器的原理和工作方式,并通过实际操作验证了其正确性。

全加器作为数字电路中的重要组成部分,对于计算机等领域的应用具有重要意义。

通过实验,我们不仅加深了对数字电路原理的理解,还提高了实际操作的能力。

实验一 1位全加器电路设计知识分享

实验一  1位全加器电路设计知识分享

实验一1位全加器电路设计实验一 1位全加器电路的设计一、实验目的1、学会利用Quartus Ⅱ软件的原理图输入方法设计简单的逻辑电路;2、熟悉利用Quartus Ⅱ软件对设计电路进行仿真的方法;3、理解层次化的设计方法。

二、实验内容1、用原理图输入方法设计完成一个半加器电路。

并进行编译与仿真。

2、设计一个由半加器构成1位全加器的原理图电路,并进行编译与仿真。

3、设计一个由1位全加器构成4位加法器的原理图电路,并进行编译与仿真。

三、实验步骤1. 使用Quartus建立工程项目从【开始】>>【程序】>>【ALtera】>>【QuartusII6.0】打开Quartus软件,界面如图1-1示。

仅供学习与交流,如有侵权请联系网站删除谢谢2图1-1 Quartus软件界面在图1-1中从【File】>>【New Project Wizard...】新建工程项目,出现新建项目向导New Project Wizard 对话框如图1-2所示。

该对话框说明新建工程应该完成的工作。

在图1-2中点击NEXT进入新建项目目录、项目名称和顶层实体对话框,如图1-3 所示,顶层实体名与项目名可以不同,也可以不同。

输入项目目录如E:\0512301\ first、工程项目名称和顶层实体名同为fadder。

仅供学习与交流,如有侵权请联系网站删除谢谢3图1-2 新建工程向导说明对话框图1-3 新建工程目录、项目名、顶层实体名对话框仅供学习与交流,如有侵权请联系网站删除谢谢4接着点击NEXT进入新建添加文件对话框如图1-4所示。

这里是新建工程,暂无输入文件,直接点击NEXT进入器件选择对话框如图1-5所示。

这里选择Cyclone系列的EP1C6Q240C8。

图1-4 新建添加文件对话框仅供学习与交流,如有侵权请联系网站删除谢谢5图1-5器件选择对话框点击NEXT进入添加第三方EDA开发工具对话框如图1-6所示。

实验一 1位二进制全加器的设计

实验一  1位二进制全加器的设计

实验一基于原理图输入法的1位二进制全加器的设计一、实验目的1、学习、掌握QuartusⅡ开发平台的基本使用。

2、学习基于原理图输入设计法设计数字电路的方法,能用原理图输入设计法设计1位二进制半加器、1位二进制全加器。

3、学习EDA-V型实验系统的基本使用方法。

二、实验内容1、根据1位二进制半加器、1位二进制全加器的真值表,设计并画出1位二进制半加器的原理框图,由半加器及门电路设计并画出1位二进制全加器的原理框图(最终设计的是1位二进制全加器)。

2、用QuartusⅡ原理图输入输入法输入1位二进制半加器的原理框图,并进行编译。

如有输入错误,修改后再进行编译。

4、根据1位二进制半加器的工作原理,选择输入合适的输入信号和波形及其输出信号,进行仿真,得到器件的输入与输出波形,验证设计是否正确。

5、创建1位二进制半加器的的元件图形符号。

6、用QuartusⅡ原理图输入输入法输入1位二进制半加器的原理框图(要求用半加器及门电路设计),并进行编译,仿真。

7、确定实验箱电源关闭的情况下,连接好下载线,然后打开实验箱电源,对器件进行编程下载。

8、编程下载成功后,关闭实验箱电源,拆除下载线,按器件引脚设定及功能要求,连接好各测试线,进行硬件测试验证。

三、实验预习要求1、学习、掌握QuartusⅡ的基本使用,学习本EDA-V实验开发系统。

2、根据1位二进制半加器、1位二进制全加器的真值表,设计并画出1位二进制半加器的原理框图,由半加器及门电路设计并画出1位二进制全加器的原理框图。

3、根据1位二进制半加器、1位二进制全加器的工作原理,设计并画出它们的输入、输出的理论工作波形。

4、初步制定全加器的引脚锁定。

四、实验要求1、实验原理中详细写出1位二进制半加器、1位二进制全加器的设计过程,及它们的输入、输出的理论工作波形。

2、根据实验内容,详细写出实验的各个步骤,方法。

3、记录实验现象或波形,并与理论值比较、分析。

(如仿真波形与理论工作波形的比较分析,硬件测试与理论真值表的比较分析)。

实验 1位二进制全加器设计

实验  1位二进制全加器设计

1位二进制加法器设计一、实验目的1.熟悉Quartus II 集成环境的图形输入方法;2.学会把设计项目成为可调用元件符号和调用元件的方法;3.掌握仿真方法。

二、实验内容本实验首先使用图形输入的方法由逻辑门电路设计一个半加器,然后使用。

分别进行仿真、引脚分配并下载到电路板进行功能验证。

三、实验步骤1.创建个人实验文件夹(最好使用英文字母命名不要用中文名称)。

2.运行Quartus II 软件,选择File -> New,在Device Design Files 中选择Block Diagram/Schematic File,如图1-1所示,点击OK打开原理图编辑窗口。

图1-1 图1-23.在图形编辑窗中双击鼠标左键,将弹出元件输入对话框,在对话框右栏打开元件库找到需要的元件,如图1-2所示,点击OK即可将元件调入原理图编辑窗。

将所有需要的元件都调入编辑窗。

4.将各个元件采用单击鼠标并拖动的方法连接号电路图,然后分别在input和output的pin_name上双击使变为黑色,再分别输入各引脚名,如图1-3所示。

图1-35.选择File—>Save As命令,选择为此工程已建好目录,将设计好的原理图文件取名为h_adder.bdf同时使下方小框内出现“√”,点击保存会弹出“是否创建新工程”提示信息如图1-4所示。

图1-4图1-56.创建一个新工程:点击图1-4中“是”可进入创建工程向导(也可以File -> New project Wizard进入向导),此时看到的默认工程名、顶层实体名都为h_adder,此时将工程名换为f_adder顶层实体名不变,如图1-5所示。

点击NEXT,再在弹出窗中点击NEXT,选择目标器件:MAXII 系列EPMT1005C芯片。

按照下列的方法完成半加器的编译、仿真。

7.7. 创建一个仿真波形文件:File -> New,在Other Files 中选择Vector Waveform File,如图1-6,进入波形编辑窗口。

实验一 1位全加器的设计(修改后)

实验一 1位全加器的设计(修改后)

• 步骤三:编辑全加器的原理图: 步骤三:编辑全加器的原理图:
• 由file->new,打开原理图文件Block Diaoram/Schematic File,并存盘为full_adder.bdf
左键双击原理图编辑窗空白处,弹出如下窗口
• 调入 1)半加器:half_adder, 2)二输入或门:2or, 3)输入,输出引脚
实验一 1位全加器的设计 位全加器的设计
一位全加器的原理分析
• 一位全加器可由两个一位半加器与一个或 门构成,其原理图如下图。
该设计利用层次结构描述法, • 首先设计半加器电路,将其打包为半加器 模块; • 然后在顶层调用半加器模块 半加器模块和ALTERA提供 半加器模块 的二输入或门 输入或门组成全加器电路; 输入或门 • 最后将全加器电路编译下载到实验箱,
输入是 两个加数:ain,bin, 一个进位:cin 这三个输入数据是1位(1bit),可由DE2的 SW0,SW1,SW2提供 为了显示更加清楚,可以将ain,bin,cin的输出引 出到DE2上的红色发光二极管显示,可选用 LEDR0,LEDR1,LEDR2. 输出是: 输出是: 和:sum 进位:cout 输出可由DE2的绿色发光二极管显示,可选用 LEDG0,LEDG1
• 步骤一:建立full_adder的工程 (project)
新建立full_adder工程(project)
设置project相关参数
• 设置project放置的位置及其名称,随后按 Next继续
• 添加文件到工程(project)中,在无相关文件需要 添加的情况下,按Next继续
• 选择FPGA目标器件,根据DE2的平台情况,选 择cyclone II系列的EP2C35F672C6,继续

最新全加器实验报告

最新全加器实验报告

最新全加器实验报告实验目的:本实验旨在设计并测试一款最新的全加器电路,验证其在二进制数加法运算中的性能和准确性。

全加器是数字电路中的基本组件,能够实现两个一位二进制数及其进位输入的加法运算,并输出和以及新的进位。

实验设备和材料:1. 逻辑分析仪2. 数字信号发生器3. 集成电路芯片(如74LS系列全加器)4. 面包板或印刷电路板(PCB)5. 电阻、电容(用于电路稳定性测试)6. 电源7. 跳线和连接线实验步骤:1. 根据全加器的逻辑图和真值表,设计电路原理图。

2. 使用面包板或PCB搭建全加器电路,包括A、B输入,进位输入(Cin),和输出和(S)以及进位输出(Cout)。

3. 连接数字信号发生器至全加器的输入端,生成随机的二进制输入信号。

4. 将全加器的输出端连接至逻辑分析仪,以监测和验证输出结果。

5. 调整电源,给全加器供电,并观察逻辑分析仪上的输出信号,确保其与预期的加法结果一致。

6. 进行一系列测试,包括最大和最小值测试、边界条件测试以及随机数测试,确保全加器在各种情况下均能正确工作。

7. 记录测试结果,并分析全加器的性能,如速度、功耗和可靠性。

实验结果:实验中,全加器在所有测试条件下均能正确执行加法运算,输出结果与预期相符。

逻辑分析仪显示的波形图清晰,没有明显的延迟或错误。

在高速输入信号下,全加器依然能够稳定工作,显示出良好的性能。

结论:通过本次实验,我们验证了最新全加器电路设计的有效性和准确性。

该全加器在处理二进制加法运算时表现出高效率和高可靠性,适合应用于高性能数字系统中。

未来的工作可以集中在进一步优化电路设计,以减少功耗和提高集成度。

一位全加器的实验报告

一位全加器的实验报告

一位全加器的实验报告实验报告:全加器的实验摘要:本实验旨在通过实际操作,了解全加器的原理和工作方式。

通过搭建全加器电路,观察其输入输出关系,验证全加器的功能和性能。

实验结果表明,全加器能够正确地实现三个输入位的加法运算,并且输出结果符合预期。

引言:全加器是数字电路中常用的逻辑电路之一,用于实现多位数的加法运算。

它能够接受三个输入位(A、B、Cin),并输出两个输出位(Sum、Cout)。

全加器的设计和实现对于理解数字电路和计算机原理具有重要意义。

实验步骤:1. 准备实验所需的电子元件和工具,包括逻辑门、电阻、LED灯等。

2. 根据全加器的逻辑电路图,搭建实验电路。

3. 将输入位(A、B、Cin)和电源连接,观察LED灯的亮灭情况。

4. 调整输入位的数值,记录LED灯的亮灭情况。

5. 分析实验结果,验证全加器的功能和性能。

实验结果:经过实验操作和数据记录,我们得出以下结论:1. 当输入位(A、B、Cin)为000时,LED灯均熄灭。

2. 当输入位(A、B、Cin)为001时,LED灯中的某些亮起,表明输出位(Sum、Cout)的数值。

3. 当输入位(A、B、Cin)为111时,LED灯均亮起。

结论:通过本次实验,我们成功地搭建了全加器电路,并验证了其正确的工作方式。

全加器能够实现三个输入位的加法运算,并输出符合预期的结果。

这对于我们理解数字电路和计算机原理具有重要的意义。

展望:在今后的学习和实践中,我们将进一步深入研究数字电路和逻辑电路的原理,不断提高自己的实验操作能力和理论水平,为将来的科研和工程实践做好充分的准备。

整理实验一-一位二进制全加器设计实验

整理实验一-一位二进制全加器设计实验

整理人 尼克 实验一一位二进制全加器设计实验目录实验一Protel DXP 2004认识实验 (1)实验二两级阻容耦合三极管放大电路原理图设计 (1)实验三原理图元件库建立与调用 (3)实验四两级阻容耦合三极管放大电路PCB图设计 (5)实验五集成电路的逻辑功能测试 (7)实验六组合逻辑电路分析与设计 (12)实验七Quartus II 的使用 (17)实验八组合逻辑器件设计 (17)实验九组合电路设计 (25)实验一 Protel DXP 2004 认识实验一、实验目的1.掌握Prot e l DXP 2004 的安装、启动和关闭。

2.了解Protel DXP 2004 主窗口的组成和各部分的作用。

3.掌握Prot e l DXP 2004 工程和文件的新建、保存、打开。

二、实验内容与步骤1、Protel_DXP_2004 的安装(1)用虚拟光驱软件打开Protel_DXP_2004.iso 文件(2)运行setup\Setup.exe 文件,安装Protel DXP 2004(3) 运行破解程序后,点击“导入模版”,先导入一个ini文件模版(如果要生成单机版的License选择Unified Nexar-Protel License.ini;要生成网络版的License选择Unified Nexar-Protel Network License.ini),然后修改里面的参数:TransactorName=Your Name(将“Your Name”替换为你想要注册的用户名);SerialNumber=0000000(如果你只有一台计算机,那么这个可以不用修改,如果有两台以上的计算机且连成局域网,那么请保证每个License文件中的SerialNumber=为不同的值。

修改完成后点击“生成协议文件”,任意输入一个文件名(文件后缀为.alf)保存,程序会在相应目录中生成1个License文件。

点击“替换密钥”,选取DXP.exe (在DXP 2004安装目录里,默认路径为C:\Program Files\Altium2004\),程序会自动替换文件中的公开密钥。

实验一1 1位全加器的设计

实验一1 1位全加器的设计

实验一1位全加器的设计一、实验目的1.熟悉ISE软件的使用;2.熟悉下载平台的使用;3.掌握利用层次结构描述法设计电路。

二、实验原理及说明由数字电路知识可知,一位全加器可由两个一位半加器与一个或门构成,其原理图如图1所示。

该设计利用层次结构描述法,首先设计半加器电路,将其打包为半加器模块;然后在顶层调用半加器模块组成全加器电路;最后将全加器电路编译下载到实验板,其中a,b,cin 信号可采用实验箱上SW0,SW1,SW2键作为输入,输出sum,cout信号采用发光二极管LED3,LED2来显示。

图1 全加器原理图三、实验步骤1.在ISE软件下创建一工程,工程名为full_adder,工程路径在E盘,或DATA盘,并以学号为文件夹,注意不要有中文路径,注意:不可将工程放到默认的软件安装目录中。

芯片名为Spartan3E系列的XC3S500E-PQG2082.新建Verilog HDL文件,首先设计半加器,输入如下源程序;module half_adder(a,b,s,co);input a,b;output s,co;wire s,co;assign co=a & b;assign s=a ^ b;endmodule3.保存半加器程序为half_adder.v,通过HDL Bench画仿真波形,获得仿真用激励文件,随后进行功能仿真、时序仿真,验证设计的正确性,观察两种仿真波形的差异。

4.在Design窗口中,选择Design Utilities→Create Schematic Symbol创建半加器模块;5.新建一原理图(Schematic)文件,在原理图中调用两个半加器模块、一个或门模块,按照图1所示连接电路,并连接输入、输出引脚。

完成后另保存full_adder.sch。

6.对设计进行综合,如出现错误请按照错误提示进行修改。

7.HDL Bench画仿真波形,获得仿真用激励文件,分别进行功能与时序仿真,验证全加器的逻辑功能,观察两类波形的差异。

一位全加器的实验报告

一位全加器的实验报告

一位全加器的实验报告一位全加器的实验报告摘要:本实验旨在通过搭建一位全加器电路,探究数字电路中的加法运算原理。

通过实验,我们成功验证了全加器的功能,并观察到了其在二进制加法中的作用。

实验结果表明,全加器是一种重要的数字电路元件,能够实现多位二进制数的相加运算。

引言:全加器是一种常见的数字电路元件,用于实现二进制数的相加运算。

它能够处理两个输入位和一个进位位,并输出一个和位和一个进位位。

全加器的设计和实现对于数字电路的理解和应用具有重要意义。

本实验将通过搭建一位全加器电路,探究其工作原理和应用。

材料与方法:1. 逻辑门:与门、或门、异或门、非门2. 连线材料:导线、电源线3. 电源:直流电源4. 示波器:用于观察电路输出波形实验步骤:1. 按照电路图搭建一位全加器电路,包括两个输入位A和B,一个进位位Cin,一个和位S和一个进位位Cout。

2. 将电源线连接至电路,确保电路正常供电。

3. 分别将输入位A和B的电平信号输入到与门和异或门中,将进位位Cin的电平信号输入到与门中。

4. 将与门和异或门的输出信号输入到或门中,得到和位S的输出信号。

5. 将与门的输出信号输入到与非门中,得到进位位Cout的输出信号。

6. 使用示波器观察和位S和进位位Cout的波形。

结果与讨论:通过实验观察,我们得到了一位全加器的输出波形。

当输入位A和B均为0时,和位S和进位位Cout均为0;当输入位A和B均为1时,和位S为0,进位位Cout为1;当输入位A和B中有一个为1时,和位S为1,进位位Cout为0;当输入位A和B均为1时,和位S和进位位Cout均为1。

这一结果与全加器的逻辑运算规则相符,验证了全加器电路的正确性。

全加器在二进制加法中起到了关键作用。

通过将多个全加器连接起来,我们可以实现多位二进制数的相加运算。

在实际应用中,全加器被广泛应用于计算机的算术逻辑单元(ALU)中,用于实现加法和其他运算。

结论:通过本实验,我们成功搭建了一位全加器电路,并验证了其在二进制加法中的功能。

EXP01实验一 一位全加器设计

EXP01实验一 一位全加器设计

实验一一位全加器电路设计实验目的:1.熟悉EDA软件开发工具(MAX+plus II)的基本操作;2.熟悉KHF-4型CPLD/FPGA实验箱的板上资源分布。

3. 以原理图方式设计一位全加器,进行软件仿真、下载和硬件测试。

实验设备:微型计算机一台、KHF-4型实验箱一个实验原理:全加器原理图和真值表分别如图1和表1所示:图1. 半加器原理图表1. 半加器真值表全加器原理图和真值表分别如图2和表2所示:图2. 全加器原理图表2. 全加器真值表实验步骤:1)打开MAX+plus II设计软件。

2)新建图形编辑文件(File/New/Graphic Edit file),在文件空白处双击鼠标左键(或选择菜单Symbol/Enter Symbol)打开添加符号对话框(Enter Symbol),在“Symbol Libraries”框中双击选择“../maxplus2/max2lib/prim”库,在Symbol Files添加半加器原理图中各元件、输入(input)和输出(output)管脚,修改管脚名称后完成半加器原理图的绘制如图1;保存文件到具体设计目下。

图3.新建文件、添加符号和保存文件3)将半加器文件设为顶层文件(File/Project/Set Project to Current File),打开编译器(MAX+plus II/Complier)进行编译综合。

图4.设为顶层和编译4)创建半加器符号(File/Creat Default Symble)。

5)新建图形编辑文件(File/New/Graphic Edit file),在文件空白处双击鼠标左键打开添加符号对话框(Enter Symbol),从“File Symbol”框中调用半加器符号,完成全加器原理图的绘制如图2,保存文件到具体设计目录。

6)将全加器文件设为顶层文件,打开编译器进行编译综合。

7)新建波形编辑文件(File/New/Waveform Edit file),添加节点信号(在Name下点击鼠标右键选择Enter Nodes from SNF…)并编辑输入信号波形;保存(File/Save)波形文件(按默认文件名点击OK保存)。

1用VHDL设计的一位二进制全加器的示例程序

1用VHDL设计的一位二进制全加器的示例程序

1用VHDL设计的一位二进制全加器的示例程序VHDL(Very High-Speed Integrated Circuit Hardware Description Language)是一种硬件编程语言,它使用结构化的方法来描述数字系统中的电路。

在设计一位二进制全加器之前,我们需要了解一下什么是二进制全加器。

二进制全加器是一种逻辑电路,用于将两个二进制位以及一个进位输入相加,并生成一个和输出以及一个进位输出。

以下是一个使用VHDL编写的一位二进制全加器的示例程序:```vhdl-- Entity声明entity full_adder isportA, B, Cin : in std_logic; -- 输入端口,分别对应两个二进制位和进位Sum, Cout : out std_logic -- 输出端口,分别对应和和进位end full_adder;-- Architecture实现architecture behavior of full_adder isbeginprocess(A, B, Cin)variable temp_sum : std_logic;begintemp_sum := (A xor B) xor Cin; -- 计算和值Sum <= temp_sum; -- 输出和值Cout <= (A and B) or (Cin and (A xor B)); -- 计算进位end process;end behavior;```该程序定义了一个名为`full_adder`的实体,它有3个输入端口(A,B和Cin)和2个输出端口(Sum和Cout)。

`std_logic`是VHDL中的一种数据类型,用于表示逻辑电平。

在架构部分,程序使用一个过程来计算和值(temp_sum)和进位(Cout)。

和值的计算通过使用异或(`xor`)操作符来实现,进位的计算则使用与(`and`)和或(`or`)逻辑操作符的组合来实现。

全加器构成及测试实验报告

全加器构成及测试实验报告

全加器(Full Adder)是数字电路中常用的逻辑门电路,用于将两个二进制位和一个进位位相加,产生一个和位和一个进位位的输出。

下面是一个全加器的构成和测试实验报告的示例。

实验名称:全加器的构成和测试1. 实验目的:了解全加器的工作原理和逻辑。

设计并测试一个全加器电路。

2. 实验材料和设备:74LS86 XOR 门IC芯片(用于实现异或操作)74LS08 AND 门IC芯片(用于实现与操作)面包板连线电源3. 实验原理:一个全加器有三个输入和两个输出。

输入包括两个待相加的二进制位(A和B),以及一个来自上一级的进位位(Cin)。

输出包括一个和位(Sum)和一个输出进位位(Cout)。

全加器的逻辑表达式如下:Sum = A XOR B XOR CinCout = (A AND B) OR (Cin AND (A XOR B))4. 实验步骤:将74LS86和74LS08 IC芯片插入面包板中,确保引脚正确连接。

连接电源到面包板,确保电源电压正确。

使用连线连接74LS86和74LS08的引脚,以构建全加器电路。

按照逻辑表达式中的连接方式。

输入A、B和Cin值,通过开关或信号发生器设置输入。

使用示波器或LED等指示器检查Sum和Cout输出。

5. 实验结果和观察:输入A=0,B=0,Cin=0,Sum=0,Cout=0输入A=0,B=1,Cin=0,Sum=1,Cout=0输入A=1,B=0,Cin=0,Sum=1,Cout=0输入A=1,B=1,Cin=0,Sum=0,Cout=1输入A=0,B=0,Cin=1,Sum=1,Cout=0输入A=0,B=1,Cin=1,Sum=0,Cout=1输入A=1,B=0,Cin=1,Sum=0,Cout=1输入A=1,B=1,Cin=1,Sum=1,Cout=16. 结论:全加器是一个常见的数字逻辑门电路,用于将两个二进制位和一个进位位相加,产生一个和位和一个进位位的输出。

实验一 一位二进制全加器设计实验

实验一 一位二进制全加器设计实验

南昌大学实验报告学生姓名: 学 号: 专业班级: 中兴101实验类型:■ 验证 □ 综合 □设计 □ 创新 实验日期: 2012 9 28 实验成绩:实验一 一位二进制全加器设计实验一.实验目的(1)掌握Quartus II 的VHDL 文本设计和原理图输入方法设计全过程; (2)熟悉简单组合电路的设计,掌握系统仿真,学会分析硬件测试结果; (3) 熟悉设备和软件,掌握实验操作。

二.实验内容与要求(1)在利用VHDL 编辑程序实现半加器和或门,再利用原理图连接半加器和或门完成全加器的设计,熟悉层次设计概念;(2)给出此项设计的仿真波形;(3)参照实验板1K100的引脚号,选定和锁定引脚,编程下载,进行硬件测试。

三.设计思路一个1位全加器可以用两个1位半加器及一个或门连接而成。

而一个1位半加器可由基本门电路组成。

(1) 半加器设计原理能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。

或:只考虑两个一位二进制数的相加,而不考虑来自低位进位数的运算电路,称为半加器。

图1为半加器原理图。

其中:a 、b 分别为被加数与加数,作为电路的输入端;so 为两数相加产生的本位和,它和两数相加产生的向高位的进位co 一起作为电路的输出。

半加器的真值表为表1 半加器真值表absoco0 0 0 0 0 1 1 0 1 0 1 0 111由真值表可分别写出和数so ,进位数co 的逻辑函数表达式为:b a b a b a so ⊕=+=--(1)ab co = (2)图1半加器原理图(2) 全加器设计原理除本位两个数相加外,还要加上从低位来的进位数,称为全加器。

图2全加器原理图。

全加器的真值表如下:表2全加器真值表c a b co so0 0 0 0 00 0 1 0 10 1 0 0 10 1 1 1 01 0 0 0 11 0 1 1 01 1 0 1 01 1 1 1 1其中a为加数,b为加数,c为低位向本位的进位,co为本位向高位的进位,so为本位和。

全加器实验报告

全加器实验报告

全加器实验报告全加器实验报告引言:全加器是数字电路中的基本组件之一,用于实现两个二进制数的加法运算。

在本次实验中,我们将学习如何设计和实现一个全加器电路,并通过实验验证其正确性和可靠性。

实验目的:1. 理解全加器的原理和工作方式;2. 学习使用逻辑门实现全加器电路;3. 掌握实验仪器的使用方法;4. 验证全加器电路的正确性和可靠性。

实验器材:1. 实验板2. 逻辑门芯片(与门、或门、非门)3. 连线4. 电源实验步骤:1. 首先,我们需要了解全加器的原理。

全加器由两个半加器和一个额外的输入端组成。

半加器用于计算两个输入位的和与进位,而额外的输入端用于接收前一位的进位。

全加器的输出包括两个部分:当前位的和和当前位的进位。

2. 根据全加器的原理,我们可以使用逻辑门来实现它。

首先,使用与门计算当前位的进位。

将两个输入位和前一位的进位作为与门的输入,输出结果为当前位的进位。

3. 接下来,使用或门计算当前位的和。

将两个输入位和前一位的进位作为或门的输入,输出结果为当前位的和。

4. 最后,使用非门将当前位的进位取反,作为全加器的输出。

5. 按照上述设计,将逻辑门芯片连接到实验板上。

确保连接的正确性和稳定性。

6. 给实验电路供电,并输入测试数据。

观察输出结果是否符合预期。

实验结果:通过实验,我们成功实现了一个全加器电路,并验证了其正确性和可靠性。

输入不同的测试数据,我们得到了相应的输出结果。

这证明了全加器电路的功能和性能。

讨论与分析:全加器是数字电路中的重要组件,广泛应用于计算机和其他数字系统中。

它的设计和实现对于数字电路的正确运行至关重要。

通过本次实验,我们深入了解了全加器的原理和工作方式,并通过实验验证了其正确性和可靠性。

然而,在实际应用中,全加器电路可能会面临一些问题。

例如,输入信号的噪声、电源波动等因素都可能影响全加器的性能。

因此,在实际设计中,需要采取一些措施来提高全加器电路的抗干扰性和稳定性。

另外,全加器电路的设计还可以进一步优化。

全加器的设计实验报告

全加器的设计实验报告

全加器的设计实验报告《全加器的设计实验报告》摘要:本实验旨在设计并实现一个全加器电路,用于对两个二进制数进行加法运算。

通过实验,我们成功地设计了一个全加器电路,并进行了验证和测试。

实验结果表明,该全加器能够正确地对两个二进制数进行加法运算,并输出正确的结果。

引言:全加器是数字电路中常用的逻辑电路之一,用于对两个二进制数进行加法运算。

它由两个半加器和一个或门组成,能够实现对两个二进制数的加法运算,并输出相应的结果。

在本次实验中,我们将设计并实现一个全加器电路,并对其进行验证和测试。

设计与实现:首先,我们根据全加器的逻辑功能和真值表,设计了相应的电路图。

然后,我们选择适当的逻辑门和触发器进行电路的实现。

在实验中,我们采用了集成电路来实现全加器电路,并通过连接适当的引脚,将其组成一个完整的电路。

最后,我们对电路进行了验证和测试,确保其能够正确地进行加法运算。

实验结果:经过验证和测试,我们成功地实现了一个全加器电路,并对其进行了测试。

实验结果表明,该全加器能够正确地对两个二进制数进行加法运算,并输出正确的结果。

在不同的输入条件下,我们都得到了正确的输出结果,证明了该全加器的正确性和可靠性。

结论:通过本次实验,我们成功地设计并实现了一个全加器电路,并对其进行了验证和测试。

实验结果表明,该全加器能够正确地对两个二进制数进行加法运算,并输出正确的结果。

这为我们进一步深入理解数字电路和逻辑电路提供了重要的实践基础。

同时,我们也发现了一些问题和改进的空间,为今后的研究和实践提供了有益的启示。

希望通过本次实验,能够对数字电路的设计与实现有更深入的理解。

实验一 1位全加器电路设计知识分享

实验一  1位全加器电路设计知识分享

实验一1位全加器电路设计实验一 1位全加器电路的设计一、实验目的1、学会利用Quartus Ⅱ软件的原理图输入方法设计简单的逻辑电路;2、熟悉利用Quartus Ⅱ软件对设计电路进行仿真的方法;3、理解层次化的设计方法。

二、实验内容1、用原理图输入方法设计完成一个半加器电路。

并进行编译与仿真。

2、设计一个由半加器构成1位全加器的原理图电路,并进行编译与仿真。

3、设计一个由1位全加器构成4位加法器的原理图电路,并进行编译与仿真。

三、实验步骤1. 使用Quartus建立工程项目从【开始】>>【程序】>>【ALtera】>>【QuartusII6.0】打开Quartus软件,界面如图1-1示。

仅供学习与交流,如有侵权请联系网站删除谢谢2图1-1 Quartus软件界面在图1-1中从【File】>>【New Project Wizard...】新建工程项目,出现新建项目向导New Project Wizard 对话框如图1-2所示。

该对话框说明新建工程应该完成的工作。

在图1-2中点击NEXT进入新建项目目录、项目名称和顶层实体对话框,如图1-3 所示,顶层实体名与项目名可以不同,也可以不同。

输入项目目录如E:\0512301\ first、工程项目名称和顶层实体名同为fadder。

仅供学习与交流,如有侵权请联系网站删除谢谢3图1-2 新建工程向导说明对话框图1-3 新建工程目录、项目名、顶层实体名对话框仅供学习与交流,如有侵权请联系网站删除谢谢4接着点击NEXT进入新建添加文件对话框如图1-4所示。

这里是新建工程,暂无输入文件,直接点击NEXT进入器件选择对话框如图1-5所示。

这里选择Cyclone系列的EP1C6Q240C8。

图1-4 新建添加文件对话框仅供学习与交流,如有侵权请联系网站删除谢谢5图1-5器件选择对话框点击NEXT进入添加第三方EDA开发工具对话框如图1-6所示。

实验一:一位二进制全加器的设计

实验一:一位二进制全加器的设计

实验1:Quartus II的原理图输入设计练习一、实验目的:1、熟悉和掌握Quartus II软件的使用方法;2、学习和掌握基于原理图输入的EDA设计流程和设计方法;3、学习和掌握用EDA实验开发系统进行硬件验证的方法。

二、实验内容1、用原理图输入设计法设计一个一位全加器。

三、实验条件(1)电脑。

(2)开发软件:Quartus II(3)开发设备:EL —EDA—V型;EDA实验开发系统。

(4)拟用芯片:ACEX1K;EP1K100QC208-3。

四、实验设计1)全加器的逻辑图由异或门和二输入端与非门构成的一位全加器如图所示:2)仿真波形3)管脚锁定全加器引脚 A B C S COPin7 Pin8 Pin9 Pin37 Pin36 EP1K100QC208-3芯片d2 d1 d0 LED1 LED0 EDA实验开发系统五、实验结果及总结1)系统仿真情况从系统仿真结果可以看出,本系统完全符合设计要求,能实现全加器的加法及进位的功能,但有竞争与冒险现象发生从进位看出 2)硬件验证情况A接键1,B接键2,C接键3,出C0接发光二极管D1,S接发光二极管D2,一位二进制全加器的硬件验证结果表如表 1.1所示,从实验结果可以看出,本系统完全符合设计要求。

表1.1 F_ADDER的硬件验证结果AIN 0 1 0 1 0 1 1 BIN 0 0 1 1 0 0 1 CIN 0 0 0 0 1 1 1 SUM 0 1 1 0 1 0 1 COUT 0 0 0 1 0 1 1 3)实验过程中出现的问题及解决办法问题:在进行仿真的时候出现错误解决办法:通过检查发现仿真时时长不能设置的太短。

经过设置最后仿真成功。

经过源程序的编辑和编译、逻辑综合、逻辑配适、编程下载成功后,在EDA实验开发系统进行硬件测试,经测试实验结果完全正确。

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南昌大学实验报告学生姓名: 学 号: 专业班级: 中兴101实验类型:■ 验证 □ 综合 □设计 □ 创新 实验日期: 2012 9 28 实验成绩:实验一 一位二进制全加器设计实验一.实验目的(1)掌握Quartus II 的VHDL 文本设计和原理图输入方法设计全过程; (2)熟悉简单组合电路的设计,掌握系统仿真,学会分析硬件测试结果; (3) 熟悉设备和软件,掌握实验操作。

二.实验内容与要求(1)在利用VHDL 编辑程序实现半加器和或门,再利用原理图连接半加器和或门完成全加器的设计,熟悉层次设计概念;(2)给出此项设计的仿真波形;(3)参照实验板1K100的引脚号,选定和锁定引脚,编程下载,进行硬件测试。

三.设计思路一个1位全加器可以用两个1位半加器及一个或门连接而成。

而一个1位半加器可由基本门电路组成。

(1) 半加器设计原理能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。

或:只考虑两个一位二进制数的相加,而不考虑来自低位进位数的运算电路,称为半加器。

图1为半加器原理图。

其中:a 、b 分别为被加数与加数,作为电路的输入端;so 为两数相加产生的本位和,它和两数相加产生的向高位的进位co 一起作为电路的输出。

半加器的真值表为表1 半加器真值表由真值表可分别写出和数so ,进位数co 的逻辑函数表达式为:b a b a b a so ⊕=+=--(1) ab co = (2)图1半加器原理图(2) 全加器设计原理除本位两个数相加外,还要加上从低位来的进位数,称为全加器。

图2全加器原理图。

全加器的真值表如下:表2全加器真值表c a b co so0000000101010010111010001101101101011111其中a为加数,b为加数,c为低位向本位的进位,co为本位向高位的进位,so为本位和。

图2.全加器原理图四.实现方法一:原理图输入法设计(自己独立完成)1. 建立文件夹建立自己的文件夹(目录),如c:\myeda,进入Windows操作系统QuartusII不能识别中文,文件及文件夹名不能用中文。

2. 原理图设计输入打开Quartus II,选菜单File→New,选择“Device Design File->Block Diagram->Schematic File”项。

点击“OK”,在主界面中将打开“Block Editor”窗口。

(1) 放置元件在原理图编辑窗中的任何一个空白处双击鼠标左键或单击右键,跳出一个选择窗,选择此窗中的Enter Symbol项输入元件,出现元件选择窗口。

元件选择窗口窗口中Symbol Libraries:的路径c:\ Quartus2\max2lib\prim下为基本逻辑元件库,双击之,在Symbol Files:下出现prim中的所有元件,选中你需要的元件(如:二与门,即and2);或者在Symbol Name:中直接输入元件名称(and2),单击OK键。

你需要的元件(and2)会出现在原理图编辑窗中。

为了设计半加器,分别调入元件and2、not、xnor、input和output。

如果安放相同元件,只要按住CTRL键,同时用鼠标拖动该元件。

(2) 添加连线把鼠标移到引脚附近,则鼠标光标自动由箭头变位十字,按住鼠标左键拖动,即可画出连线。

然后用鼠标分别在input和output的PIN-NAME上双击使其变黑色,再用键盘分别输入各引脚名:ain、bin、co和so。

(3). 保存原理图单击File→Save as…按扭,出现对话框,选择自己的目录(如c:\myeda)、合适名称保存刚才输入的原理图,原理图的扩展名为.bdf,本实验取名。

如图3所示。

图3 一位半加器图(4) 设置工程文件(Project)方法1 选择File Project Set Project to Current File,即将当前的设计文件设置成工程。

方法2 如果设计文件未打开,选File Project Name,然后在跳出的Project Name 窗中找到c:\myeda目录,在其File小窗口中双击文件。

选择此项后可以看到窗口左上角显示出所设文件路径的变化。

3. 选择目标器件单击Assign→Device,跳出Device窗口,此窗口的Device Family是器件序列栏,首先在此栏中选定目标器件对应的序列名,如EPM7128S对应的是MAX7000S系列;EPF10K10对应的是FLEX10K系列等。

根据实际情况完成器件选择后(本实验为Cyclone||系列的EP2C35F672C8),按OK键。

应将此栏下方标有Show only Fastest Speed Grades的勾消去,以便显示出所有速度级别的器件。

4. 编译(Compiler)单击QuartusII→Compiler,跳出Compiler窗口,此编译器的功能包括网表文件的提取、设计文件的排错、逻辑综合、逻辑分配、适配(结构综合)、时序仿真文件提取和编程下载文件装配等。

单击Start,开始编译!如果发现有错,排除错误后再次编译。

5. 包装元件入库。

编译通过后,单击File→Create Default Symbol,当前文件变成了一个包装好的自己的单一元件(半加器:gate),并被放置在工程路径指定的目录中以备后用。

6. 用两个半加器及一个或门连接而成一位全加器我们将上述1~5步的工作看成是完成了的一个底层元件,并被包装入库。

利用已做好的半加器gate,完成原理图输入、连线、引脚命名、器件选择、保存、项目设置、编译等过程,完成顶层项目全加器的设计。

如图4所示。

图4全加器的设计图半加器元件gate的调用与库元件的调用方法一样。

以文件名存在同一目录(c:\myeda)中。

以下步骤同方法二:7. 仿真,测试项目的正确性8. 观察分析波形9. 时序分析五.VHDL文本输入法设计1.试验程序(程序来源:自己独立编写)--全加器设计的文本输入法设计程序--设计人:邓小娇--2012年9月26日--1位二进制全加器顶层设计描述LIBRARY IEEE;USE aaa ISPORT(ain,bin,cin:IN STD_LOGIC;--输入信号ain为加数,bin为加数,cin为低位向本位的进位cout,sum:OUT STD_LOGIC); --输出信号:co为本位向高位的进位,--so为本位和END ENTITY aaa;--半加器描述:真值表描述方法LIBRARY IEEE;USE gate ISPORT(a,b:IN STD_LOGIC;--a为加数,b也为加数co,so:OUT STD_LOGIC); -- co为本位向高位进位,so为本位和END ENTITY gate;ARCHITECTURE ART4 OF gate ISSIGNAL abc:STD_LOGIC_VECTOR(1 DOWNTO 0);--定义标准逻辑位矢量数据类型BEGINabc<=a&b;--a相并b,即a与b并置操作PROCESS(abc)BEGINCASE abc IS --类似于真值表的CASE语句WHEN "00"=>so<= '0';co<= '0';WHEN "01"=>so<= '1';co<= '0';WHEN "10"=>so<= '1';co<= '0';WHEN "11"=>so<= '0';co<= '1';WHEN OTHERS=> NULL;END CASE;END PROCESS;END ARCHITECTURE ART4;--或门逻辑描述LIBRARY IEEE;USE or2a ISPORT(a,b:IN STD_LOGIC;--a .b 都为或门的输入c:OUT STD_LOGIC);--c为或门的输出END ENTITY or2a;ARCHITECTURE one OF or2a ISBEGINc <= a OR b;END ARCHITECTURE one;ARCHITECTURE fd1 OF aaa ISCOMPONENT gate --调用半加器声明语句PORT(a,b:IN STD_LOGIC;co,so:OUT STD_LOGIC);END COMPONENT;COMPONENT or2aPORT(a,b:IN STD_LOGIC;c:OUT STD_LOGIC);END COMPONENT;SIGNAL d,e,f:STD_LOGIC;--定义3个信号作为内部的连接线。

BEGINu1: gate PORT MAP(a=>ain,b=>bin,co=>d,so=>e);--例化语句,=>表示信号连接u2: gate PORT MAP(a=>e,b=>cin,co=>f,so=>sum);u3: or2a PORT MAP(a=>d,b=>f,c=>cout);END ARCHITECTURE fd1;2.程序说明对于对数综合器来说,程序所列的全部程序可以同时输入相应的EDA 软件进行编译,也能以单独的元件模块分别进行编辑、文件存档、编译和综合。

程序中共有3 个独立的VHDL 设计模块即2 个元件模块和一个顶层设计模块aaa存档的文件名最好与对应的VHDL 程序的实体一致如可分别将它们取名为和。

程序的解析如下:(1) 作为文件说明部分由双横线“--”引导了一段注释语句在VHDL 程序的任何一行中双横线“--”后的文字都不参加编译和综合(2) 实体or2a 语句段定义了或门or2a 的引脚信号a b (输入)和c (输出) 其结构体语句段描述了输入与输出信号间的逻辑关系,即将输入信号a b 相或后传给输出信号端c。

由此实体和结构体描述了一个完整的或门元件,这一描述可以进行独立编译、独立综合与存档,或被其它的电路系统所调用。

(3) 实体gate 和结构体ART4 描述了一个如图1 所示的半加器,由其结构体的描述可以看到,它是由一个与非门、一个非门、一个或门和一个与门连接而成的,其逻辑关系来自于半加器真值表(表1)。

(4) 在全加器接口逻辑即顶层文件的VHDL 描述中,根据图1右侧的1位二进全加器aaa 的原理图,其实体定义了引脚的端口信号属性和数据类型。

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