EDA--调频信号发生器

湖南人文科技学院

课程设计报告

课程名称：VHDL语言与EDA课程设计

设计题目：调频信号发生器

系别：信息学院

专业：电子信息工程

班级：一班

学生姓名: 姚靖瑜何渡余建佳

学号: 13409112 13409115 13409120 起止日期: 2016年6月16日

指导教师:姚毅

教研室主任：

指导教师评语：

指导教师签名：年月日

成绩评定

项目权重

成绩

1、设计过程中出勤、学习态度等方面

2、课程设计质量与答辩

3、设计报告书写及图纸规范程度

总成绩

教研室审核意见：

教研室主任签字：年月日教学系审核意见：

主任签字：年月日

摘要

本文介绍一种利用EDA技术和VHDL语言，在QuartusⅡ环境下，设计的一种调频信号发生器。EDA 技术是以大规模可编程逻辑器件为设计载体,以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具,通过有关开发软件,自动完成用软件的方式设计的电子系统到硬件系统实现,最终形成集成电子系统或专用集成芯片的一门新技术。介绍一种基于DDS 原理,并采用FPGA 芯片和VHDL 开发语言设计的任意函数调频的任意波形信号发生器,给出了设计方案和在GW48 CK型EDA 集成电路开发系统上实现的实验结果。

关键词:调频；信号发生器；DDS；FPGA；VHDL；QuartusⅡ

目录

设计要求 (1)

1、方案论证与对比 (1)

1.1方案对比 (1)

1.2方案选择 (2)

2、工作原理及过程 (2)

2.1DDS的基本原理 (2)

2.2基本流程图 (3)

3、模块设计 (3)

3.1MATLAB设计 (3)

3.1.1 顶层原理图设计 (3)

3.1.2 Smulink模型仿真 (4)

3.1.3 Signalcompiler的使用 (4)

3.2Q UARTUS II设计 (6)

3.2.1 顶层原理图模块 (6)

3.2.2 高速A/D转换器TLC5510 (6)

3.2.3 调试与操作说明 (7)

3.2.4 顶层文件设计 (8)

4、问题分析 (9)

5、心得体会 (9)

6、元件清单 (10)

7、致谢 (10)

参考文献 .................................................................................................. 错误！未定义书签。附录一AD5510控制程序 .. (11)

附录二顶层文件程序 (12)

调频信号发生器

设计要求

1）能将FPGA内部产生的低频信号进行调制，也能选择外部输入的幅度小于4V的低频模拟信号进行调制2）输出信号的载波频率为100KHz。

3）输出波形峰-峰值大于2V。

1、方案论证与对比

1.1方案对比

方案1：使用DDS 芯片控制产生低频信号和高频载波信号，使ADC0509 采样外部的低频信号。以单刀双掷开关选择内部或外部信号输入，在示波器上显示调制波形。原理图1如下：

图1 方案一原理图

方案2：基于EDA技术,由软件MADLAB和DSP Builder设计完成调频信号发生器模块的原理图。然后通过MADLAB中的Signa Compiler将模块转换成VHDL语言。再在QuartusII中编译、仿真、下载完成设计要求。原理图2如下:

图2 方案2原理图

1.2方案选择

方案一由于DDS芯片产生的信号波形、功能和控制方式固定，不能满足具体需求；方案二则是基于硬件设计的语言，很容易对硬件电路实现编程下载。经比较我们选择了方案二。

2、工作原理及过程

2.1 DDS的基本原理

直接数字频率合成技术（Direct Digital Frequency Syn2thesis ，DDFS ,简称DDS) 是从相位概念出发直接合成所需波形的一种新的频率合成技术[1 ] 。他在相对带宽、频率转换时间、相位连续性、正交输出、高分辨率以及集成化等一系列性能指标方面已远远超过了传统频率合成技术[4 ] 。当累加器的N 很大时,最低输出频率可达Hz ,mHz ,甚至μHz级,即DDS 的最低合成频率接近于零频。如果f c 为50 MHz ,那么当N 为48 位其分辨率可达179 nHz。转换时间最快可达10 ns 的量级,这都是传统频率合成所不能比拟的。图3 所示为正弦输出的DDS 原理图。

图3 DDS原理图

DDS 频率合成原理相位累加器的输入为频率控制字Δphase。输出正弦波时,RAM 中存有一个周期正弦波波形取样点幅度值的编码,取样点数为2N 个。在外部时钟的控制下,每来一个时钟,加法器将对被锁定的频率控制字Δphase 与累加器输出的累积相位数据不断累加,输出的相位序列(即相位码) 作为地址去寻址RAM,同时使RAM 存储器将相应地址单元的离散的正弦幅度编码输出。该幅度码经过D/ A 变换后得到模拟的阶梯电压,再经过低通滤波器平滑后,得到所需的正弦信号。当累加器的累积相位数超过2N 时,将该数减去2N作为初值再从头开始累加,如此不断循环。在正弦波输出时,设DDS 的时钟频率为f clk ,频率控制字为Δphase ,相位累加器的位数为N ,则DDS 的输出频率为:f o = Δphase 3 f clk / 2 N (1)其中f clk / 2 N为频率分辨率,他由相位累加器的位数N 决定。所以在DDS 结构及参考时钟确定的前提下,通过控制Δphase 就可以方便地控制输出频