EDA课程设计多功能数字钟设计程序清单数字系统设计与verilog HDL(第四版) 王金明

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用EDA技术设计多功能数字钟

用EDA技术设计多功能数字钟摘要近年来，随着电子技术和通信技术的飞速发展，要求设计研究方面运用电子设计自动化（Electronic Design Automation，简称EDA）工具进行开发。

在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。

EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。

EDA技术的出现，极大地提高了电路设计的效率和可靠性，减轻了设计者的劳动强度。

本设计为通过EDA仿真软件MAX+PLUSII设计一个多功能数字钟，并下载到硬件中实现。

本系统的设计电路由计时电路、动态显示电路、闹钟电路、控制电路、显示电路等部分组成。

本系统采用动态显示的原理在数码管上显示12小时计时的时刻，具有清零、保持、校时、报时的功能，并在此基础上增加了闹铃、秒表、12小时制计时、A/P显示等功能。

在设计过程中，将各部分均模块化，各模块间相互独立，又相互联系。

本实验吸收了硬件软件化的思想，大部分功能通过软件来实现，使电路简单明了，系统稳定性大大提高。

本系统不仅成功的实现了要求的基本功能,发挥部分也得到完全的实现,而且有一定的创新功能。

关键词数字钟、计数器、多功能、动态显示、原理图、仿真、模块化AbstractRecently, with the rapid development of electronic and communication technology, it is required to use Electronic Design Automation (EDA) as a tool in designing systems. EDA derives from the concepts of Computer Aided Design, Computer Aided Manufacture, Computer Aided Test and Computer Aided Engineering in the 1990s. Designers use Hardware Describe Language to accomplish designing files on the platform of software. Then, computer will finish the work of logical compiling, simplification, division, synthesis, optimizing, layout, tracking and simulating automatically, and it can also accomplish the work of proper compiling, logical projecting and downloading of the target chip. As a result, it evidently improves the efficiency and reliability of the circuit design, and it also lighten designer’s workload.This experiment has designed a multifunctional digital clock via using the MAX+PLUSII, and the basic and extended performances and functions are successfully realized in the hardware. This system includes time circuit, alarm circuit, dynamic display circuit, control circuit, display circuit. In the system, the segment display can display time in the 24-hour format, it includes such functions as clear, hold, check the time and so on. We can also add alarm, stopwatch, 12-hour format display and other functions on that basic. In the designing process, many parts are modularized, they are not only independent but also related. Many functions are finished by the software. So it simples the circuit and enhances the stability of the system. Not only all the basic and extended performances and functions are successfully realized, but also accomplish some innovation functions.KeywordsDigital clock, arithmometer, multifunctional, dynamic display,schematic diagram, simulate, modularization目录摘要 1ABSTRACT 11、前言62、EDA技术的介绍及发展 73、总体方案设计 93.1 设计内容 93.2 方案比较 (9)3.3 方案论证 (10)3.4 方案选择 104、多功能数字中的设计 124.1 课题要求 124.2 课题分析 12 4.3 功能实现 134.3.1 秒计时模块 144.3.2 分计时模块 164.3.3 小时计时模块 17 4.3.4 校时校分模块 194.3.5 整点报时模块 194.3.6 时段控制模块 204.3.7 连接各模块 214.4 下载过程 234.5 总结报告 265、设计总结 285.1 设计小结 28 5.2 设计收获 285.3 设计改进 286、致谢 287、参考文献 301、前言本课题研究的背景和目的：二十一世纪是信息化高速发展的世纪，产业的信息化离不开硬件芯片的支持。

EDA课程设计——多功能数字钟的设计

E D A课程设计学院:电气信息学院专业年级:通信工程2013级姓名:学号课题: EDA课程设计指导老师:日期：2016年7月6日第一章多功能数字钟的设计1、设计任务了解数字钟的工作原理，进一步熟悉VHDL语言编写驱动七段数码管显示代码，并且掌握用多进程的方式实现一个综合性的程序。

最终实现硬件和软件多功能数字钟的设计。

（1）显示的格式为小时-分钟-秒钟，是24小时制，整点报时时间为5秒，级从整点前5秒钟开始进行报时提示，LED灯开始闪烁，过整点后，停止闪烁。

（2）系统时钟选择时钟模块的10KHz，要得到1Hz时钟信号，必须对系统时钟进行10000次分频。

（3）调整时间的按键用按键模块的S1和S2，S1调节小时，每按下一次，小时增加一个小时，S2调节分钟，每按下一次，分钟增加一分钟。

另外用S8按键作为系统时钟复位，复位后全部显示00-00-00。

2、方案设计2.1软件设计方案用VHDL语言编写程序实现设计内容中需要实现的功能。

将编写好的VHDL的程序加载到硬件电路中，从而驱动七段数码管时间，并用按键控制时间的变化，用软件仿真验证实验结果。

2.2硬件设计方案在软件方案实现的基础上，将已经运行成功的程序，将结果烧制到硬件电路中，最后生成顶层电路原理图。

3、设计的具体实现3.1设计步骤3.1.1打开QUARTUSII软件，新建一个工程3.1.2建完工程之后，再新建一个VHDL File，打开VHDL编辑器对话框；3.1.3按照自己设计方案，在VHDL编辑窗口编写VHDL程序；(程序见附录) 3.1.4编写完VHDL程序后，保存在自己新建的文件夹在D盘的目录下；3.1.5对自己编写的VHDL程序进行编译仿真，对程序的错误进行修改，直到完全通过编译和仿真；3.1.6仿真无误后，依照按键开关、数码管、LED灯与FPGA的管脚连接表进行管脚分配。

分配完成后，在进行编译一次，以使管脚分配生效；3.1.7用下载电缆通过JTAG口将对应的sof文件加载到FPGA中，观察设计结果是否和自己的编程思想一致。

eda课程设计——多功能数字钟

课程设计说明书课程名称EDA课程设计题目多功能数字钟课程设计任务书设计题目多功能数字钟设计一、课程设计目的1、综合运用EDA技术，独立完成一个课题的设计，考察运用所学知识，解决实际问题的能力；2、结合理论知识，考察阅读参考资料、文献、手册的能力；3、进一步熟悉EDA技术的开发流程，掌握文件编辑、编译、仿真、下载验证等环节的实现方法和应用技巧；4、锻炼撰写研究报告、研究论文的能力；5、通过本实践环节，培养科学和严谨的工作作风。

二、设计内容、技术条件和要求l、能进行正常的时、分、秒计时功能，分别由6个数码显示24小时、60分钟的计数器显示。

2、能利用实验系统上的按钮实现“校时”、“校分”功能；（1）按下“SA”键时，计时器迅速递增，并按24小时循环；（2）按下“SB”键时，计时器迅速递增，并按59分钟循环，并向“时”进位；（3）按下“SC”键时，秒清零；抖动的，必须对其消抖处理。

3、能利用扬声器做整点报时：（1）当计时到达59’50”时开始报时，频率可为500Hz；计满23小时后回零；计满59分钟后回零。

（2）到达59’59”时为最后一声整点报时，整点报时的频率可定为lKHz。

4定时闹钟功能5、用层次化设计方法设计该电路，用硬件描述语言编写各个功能模块。

6、报时功能。

报时功能用功能仿真的仿真验证，可通过观察有关波形确认电路设计是否正确。

三、时间进度安排1周：(1) 完成设计准备，确定实施方案；(2) 完成电路文件的输入和编译；(4) 完成功能仿真。

2周：(1) 完成文件至器件的下载，并进行硬件验证；(2) 撰写设计说明书。

四、主要参考文献(1)谭会生、瞿遂春，《EDA技术综合应用实例与分析》，西安电子科技大学出版社，2004(2)曹昕燕、周凤臣等，《EDA技术实验与课程设计》，清华大学出版社，2006指导教师签字：2010年9月5日引言：人类社会已进入到高度发达的信息化社会。

信息化社会的发展离不开电子信息产品开发技术、产品品质的提高和进步。

eda课程设计数字钟设计

eda课程设计数字钟设计一、课程目标知识目标：1. 学生能理解EDA（电子设计自动化）的基本概念，掌握数字钟的基本原理和设计流程。

2. 学生能描述数字钟的各个模块功能，如计时、显示、调整等，并理解它们之间的协同工作方式。

3. 学生掌握Verilog等硬件描述语言的基本语法，能够利用EDA工具进行基本的数字电路设计和仿真。

技能目标：1. 学生能够运用所学知识，使用EDA工具设计简单的数字时钟电路，并进行功能仿真。

2. 学生通过小组合作，培养团队协作能力和问题解决能力，提高工程实践和项目管理的初步技能。

3. 学生能够运用批判性思维分析设计过程中的问题，提出优化方案，并对设计方案进行改进。

情感态度价值观目标：1. 学生通过数字钟的设计实践，培养对电子工程领域的兴趣和探究精神，激发创新意识和创造潜能。

2. 学生在学习过程中，形成严谨的科学态度和良好的工程意识，认识到技术对日常生活的影响。

3. 学生在小组合作中，学会相互尊重和沟通，培养积极向上的团队精神，增强集体荣誉感。

课程性质分析：本课程为实践性较强的电子设计课程，要求学生将理论知识与实际操作相结合，通过动手实践，深化对电子设计自动化原理的理解。

学生特点分析：针对高中年级学生，已有一定的电子基础和逻辑思维能力，对新鲜事物充满好奇心，具备自主学习的能力。

教学要求：课程要求教师通过引导和启发，帮助学生将抽象的理论具体化，通过项目式的教学方法，使学生能够将所学知识应用于实际问题的解决中。

二、教学内容本课程教学内容围绕数字钟设计的全过程，分为以下三个部分：1. 理论知识学习：- 电子设计自动化（EDA）基本概念与原理；- 数字时钟的组成、工作原理及各模块功能；- Verilog硬件描述语言的基本语法及使用方法；- 相关电子元器件的特性和应用。

2. 实践操作部分：- 使用EDA工具（如ModelSim、Quartus等）进行基本操作；- 设计数字钟的各个模块，并进行功能仿真；- 对设计过程中出现的问题进行分析，提出优化方案；- 完成数字钟整体设计与调试。

EDA课程设计_数字时钟(闹钟)

课程设计说明书题目：闹钟学院（系）：年级专业：学号：学生姓名：指导教师：教师职称：目录第1章摘要 (1)第2章设计方案……………………………………………………………………………2.1 VHDL简介……………………………………………………………………………2.2 设计思路……………………………………………………………………………第3章模块介绍……………………………………………………………………………第4章 Verilog HDL设计源程序…………………………………………………………第5章波形仿真图…………………………………………………………………………第6章管脚锁定及硬件连线………………………………………………………………心得体会 (17)参考文献 (18)第一章摘要在当今社会，数字电路产品的应用在我们的实际生活中显得越来越重要，与我们的生活联系愈加紧密，例如计算机、仪表、电子钟等等，使我们的生活工作较以前的方式更加方便、完善，带来了很多的益处。

在此次EDA课程，我的设计课题是闹钟，使用VHDL语言进行编程完成。

报告书主要由设计方案、模块介绍、设计源程序、仿真波形图和管脚锁定及硬件连线四部分组成。

设计方案主要介绍了我对于设计课题的大致设计思路，之后各个部分将会详细介绍设计组成及程序。

第二章设计方案§2.1 VHDL简介数字电路主要是基于两个信号（我们可以简单的说是有电压和无电压），用数字信号完成对数字量进行算术运算和逻辑运算的电路我们称之为数字电路，它具有逻辑运算和逻辑处理等功能，数字电路可分为组合逻辑电路和时序逻辑电路。

EDA技术，就是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术。

适用多功能数字钟(EDA技术课程设计)

课程设计说明书课程设计名称：EDA技术课程设计题目：适用多功能数字钟学生姓名：王江海专业：信息工程学号：312007*********指导教师：杨坤明日期：2010年6月18日成绩西华大学课程设计说明书适用多功能数字钟摘要：Verilog是广泛应用的硬件描述语言，可以用在硬件设计流程的建模、综合和模拟等多个阶段。

随着硬件设计规模的不断扩大，应用硬件描述语言进行描述的CPLD 结构，成为设计专用集成电路和其他集成电路的主流。

通过应用Verilog HDL对适用多功能数字钟的设计，达到对Verilog HDL的理解，同时对CPLD器件进行简要了解。

本文的研究内容包括:应用Verilog HDL对适用多功能数字钟进行设计。

关键词：适用多功能数字钟；硬件描述语言Abstract： Verilog is the most widely used hardware description language.It can be used to the modeling, synthesis, and simulation stages of the hardware system design flow. With the scale of hardware design continually enlarging, describing the CPLD with HDL become the mainstream of designing ASIC and other IC.To comprehend Verilog HDL and get some knowledge of CPLD device, we design a block with several functions with Verilog HDL.This thesis is about to discuss the above there aspects: Design Apply to the multifunctional digital clock with Verilog HDL.Keywords：Apply to the multifunctional digital clock; hardware description languag e目录1 前言 (1)1.1课题的背景和目的 (1)1.2 EDA技术的介绍 (1)1.3 EDA技术的发展 (2)1.4 EDA技术的发展趋势 (2)2 总体方案设计 (4)2.2方案比较 (4)2.3方案论证 (5)2.4方案选择 (5)3.单元模块电路简介与设计 (7)3.1 晶体振荡电路模块 (7)3.2 JTAG下载电路模块 (7)3.3显示电路模块 (7)3.4闹钟驱动电路模块 (8)3.5电源电路模块 (8)4.基于VERILOG HDL语言的软件设计 (11)5系统仿真及调试 (20)6设计总结 (23)6.1设计小结 (23)6.2设计收获 (23)6.3设计改进 (23)7致谢 (24)8参考文献 (25)附录一：CPLD中顶层模块连接图 (26)附录二：在QUARTUSII软件中利用硬件描述语言描述电路后，用RTL VIEWERS生成的对应的电路图如下 (27)1 前言随着电子技术的发展，现场可编程们陈列FPGA和复杂可编程逻辑器件CPLD的出现，使得电子系统的设计者利用与器件相应的电子软件CAD，可以设计出自己专用的集成电路ASIC器件。

EDA课程设计多功能数字钟设计程序清单数字系统设计与verilog HDL(第四版) 王金明

EDA课程设计多功能数字钟设计程序清单数字系统设计与verilog HDL(第四版)王金明/*引脚锁定基于DE2一70，芯片为EP2C70F896，信号定义如下: Clk50m: 50MHz 时钟输，mode:模式选择0：计时模式1：设置闹钟模式mcheck:手动调整时间turn:手动调整时间，在时、分之间选择change:对选中的数据调整led hourl，led_hour0，led_minul，led_minu0，led_secl,led sec0；alert: 闹钟输出ld_alert: 是否设置了闹钟ld_hour,id_min,ld_sec：在调整时，指示选中了时，分还是秒*/moduleclock(clk50m,mode,turn,change,mreset,led_hour1,led_hour0,led_minu1,led_minu0, led_sec1,led_sec0, alert,ld_alert,ld_check,ld_hour,ld_min,ld_sec);input clk50m;input mode; // key0键input turn; //keyl键input change; // key2 键input mreset; //switch0复位，低电平有效output alert; //gpioO->IOAOoutput ld_alert; //ledgO-led19output ld_check; //ledgl-led22output ld_hour; //ledr3-led13output ld_min; //ledr9-led9output ld_sec; //ledr7-led7output[6:0] led_hour1;output[6:0] led_hour0;output[6:0] led_minu1;output[6:0] led_minu0;output[6:0]led_sec1;output[6:0]led_sec0;reg [1:0] modestate;//00: 计时模式10:闹钟模式; 01：手动调整模式；11:非法模式wire nowmode;//记录当前模式，0：计时模式；1: 设置闹钟模式wire ischecking; //是否在手动调整时间assign {nowmode, ischecking}=modestate;always@(negedge mode)//两个按钮都是低电平有效begincase (modestate)2'b00 : modestate<=2'b10; //设置闹钟模式优先2'b10: modestate<=2'b01; //手动调整模式2'b01: modestate<=2'b00;default :modestate<=2'b00;endcaseendwire reset, clk_1hz;switch #(8) rmjitter(clk50m,mresetr,reset);clk50mtol genlhz (clk50m, clk_1hz) ; //生成1Hz的时钟wire [2 : 0] selcode; //对turn信号在不同模式bitsel seldecoder (nowmode, ischecking, turn, selcode, reset);wire [3:0] clocktime0,clocktimel,clocktime2,clocktime3,clocktime4,clockthre5;//计时输出的时钟数值wire clockalarmon; //整点报时的闹钟输出wire [2 : 0] counterselcode;assign counterselcode=(modestate==2'b01)?selcode:3'b000;counter_time clock_time (clk_1hz,counterselcode,~change,clocktime5,clocktime4,clocktime3,clocktime2,clock time1,clocktime0,clockalarmon,reset);wire[3:0] alarmtime0,alarmtime1,alarmtime2,alarmtime3;wire alarmon;alarm_time alarm_time ( clk_1hz , nowmode , selcode [ 2 : 1] , change ,{clocktime5, clocktime4, clocktime3, clocktime2, clocktime1},{alarmtime3, alarmtime2, alarmtime1, alarmtime0} , alarmon, reset) ;wire voiceout ;alarm alarmvoice (clk50m,{clockalarmon, alarmon} ,voiceout, raset) ;//显示输出部分assign {ld_hour,ld_min,ld_sec}=(ischecking||nowmode)?selcode:3'b000; assign alert=voiceout;reg[3:0] showout2,showout3,showout4,showout5;led led5 (showout5,led_hour1) ; //led译码显示led led4 (showout4,led_hour0) ;led led3 (showout3,led_minu1) ;led led2 (showout2,led_minu0) ;led led1 (clocktime1,led_sec1) ;led led0 (clocktime0,led_sec0) ;alwaysbegin if ( nowmode)begin showout5=alarmtime3 ; showout4=alarmtime2 ;showout3=alarmtime1; showout2=alarmtime0 ; end else beginshowout5=clocktime5; showout4=clocktime4 ;showout3=clocktime3 ; showout2=clocktime2 ; end endassign ld_alert=nowmode; assign ld_check=ischecking;endmodule/*alarm.V：闹铃模块Clk50m: 50MHz输入时钟alarmon:闹铃是否打开，2'b00:不打开：2'b01：闹钟;2'b10:整点报时ala rmoUt:闹铃声音输出*/module alarm(clk50m,alarmon,alarmout,reset);input[1:0] alarmon;input clk50m,reset;output reg alarmout;reg[15:0] counter_1k;wire clk_1k;assign clk_1k=counter_1k[4];always@(posedge clk50m)begin if (counter_1k==20) counter_1k<=0;else counter_1k<=counter_1k+1'b1; endwire ddd_du_out,ddd_out;sound_ddd_du ddd_du (clk_1k,alarmon[1] ,ddd_du_out) ;sound_ddd ddd(clk_1k,alarmon[0],ddd_out);alwaysbegin if (!reset)begin if (alarmon [0]==1'b1) //ddd,闹钟的响铃优先级更高alarmout=ddd_out ;else if (alarmon==2'b10) alarmout=ddd_du_out;else alarmout=0 ;end else alarmout=0 ;endendmodule/*alarm_time.V:闹钟时间设定模块enable:使能信号Sel：在时、分之间切换选择10:时；01:分inc：对选中的信号自增basetime:基准时钟*/module alarm_time (clk_1hz , enable, sel, inc, basetime, alarmouttime, alarm_on, reset) ;input clk_1hz,enable, inc,reset;input[1:0] sel;input[4*5-1:0] basetime;output reg alarm_on;output [4*4-1: 0] alarmouttime;reg [ 3 : 0] hour1, hour0 , minu1, minu0 ; //存储的设定时间always@ (posedge inc or posedge reset)begin if (reset) //reset=1时复位begin { hour1, hour0,minu1, minu0 } <=16'h0 ; endelse beginif (enable) beginif (sel==2'b10) //设置时begin if({hour1,hour0}==8'h23) {hour1,hour0}<=8'h00;else if (hour0==9)begin hour0<=0;hour1<=hour1+1'b1; endelse hour0<=hour0+1'b1;endelse if(sel===2'b01)//设置分begin if({minu1,minu0}==8'h59) {minu1,minu0}<=8'h00;else if (minu0==4'h9)begin minu0<=4'h0;minu1<=minu1+4'h1;endelse minu0<=minu0+4'h1; endelse {hour1,hour0,minu1,minu0}<=16'h0;end endendalways //闹钟开始条件beginif(({hour1,hour0,minu1,minu0}==basetime[ (4*5-1) :4]) && (basetime[3:0]<2)) alarm_on=1'b1;else alarm_on=1'b0; endassign alarmouttime={ hour1,hour0,minu1,minu0};endmodule/*counter time，v：计时模块，并留有调整接;check:调整信号，3位，分别调整时、分、秒，调整方法:将计数输出给加法器，把调整信息转换成异步置数信息，将加法器的输出作为置数值；hour1，hour0，minul, minu0, sec1，sec0:输出的计时时钟;alarmout:整点报时输出*/modulecounter_time(clk_1hz,check,inc,hour1,hour0,minu1,minu0,sec1,sec0,alarmout,reset); input clk_1hz,inc,reset;input[2:0] check;output[3:0] hour1,hour0,minu1,minu0,sec1,sec0;output reg alarmout;reg clk_1hz_md;wire [6: 0] carryclk;reg[5:0] incplus;//自增脉冲wire [5 : 0] carry; //进位时钟wire [3 : 0] adderout0,adderout1,adderout2,adderout3,adderout4,adderout5;wire [3 : 0] timerout0,timerout1,timerout2,timerout3,timerout4,timerout5; hexcounter counter_sec0(carryclk[0],reset,4'd9,4'b0,timerout0,carry[0]); hexcounter counter_sec1(carryclk[1],reset,4'd5,4'b0,timerout1,carry[1]); hexcounter counter_minu0(carryclk[2],reset,4'd9,4'b0,timerout2,carry[2]); hexcounter counter_minu1(carryclk[3],reset,4'd5,4'b0,timerout3,carry[3]);wire [3:0] hour0max;assign hour0max=(timerout5==4'h2)?(4'h3) : (4'h9);hexcounter counter_hour0(carryclk[4],reset,hour0max,4'b0,timerout4,carry[4]); hexcounter counter_hour1(carryclk[5],reset,4'd2,4'b0,timerout5,carry[5]);//每个计时器的时钟，由前级进位和自堦脉冲相加得到assign carryclk[0]=(check==4'h0) ? clk_1hz_md:incplus[0];assign carryclk[1]=carry[0]|incplus[1];assign carryclk[2]=(check==4'h0) ? carry[1]:incplus[2];assign carryclk[3]=carry[2]|incplus[3];assign carryclk[4]=(check==4'h0) ? carry[3]:incplus[4];assign carryclk[5]=carry[4]|incplus[5];always //对异步置位信号进行解码begin case (check)3 'b001: begin clk_1hz_md=0;incplus={5 'b00000, inc} ;end3 'b010 : begin clk_1hz_md=0;incplus={3'b000,inc,2'b00};end3 'b100 : begin //在正常的调节状态中clk_1hz_md=0;incplus={1'b0, inc, 4'b000};enddefault:begin incplus=6'b000000;clk_1hz_md=clk_1hz ;endendcaseendalways begin if (((reset|check)==0)&&(timerout3==0) && (timerout2==0) && (timerout1<2)) alarmout=1;//时间小于20秒的时间内else alarmout=0;endassign hour1=timerout5;assign hour0=timerout4;assign minu1=timerout3;assign minu0=timerout2;assign sec1=timerout1;assign sec0=timerout0;endmodule/*Clk50mtol.v: 50mhz 时钟分频到lhz */module clk50mtol(clk50m,clk1hz);input clk50m;output clk1hz;reg [25:0]counter_1hz;//从50mhz 分频到lhz 的计数器assign clk1hz=counter_1hz[14];//assign clk1hz=counter_1hz[25];always@ (posedge clk50m)beginif(counter_1hz==20000) counter_1hz<=0;else counter_1hz<=counter_1hz+1'b1;endendmodule/*led.v:7段数码管(led)译码显示模块datain:4位，10进制数输入ledout：7位，数码管的7段*/module led(datain,ledout);parameter INWIDTH=4;parameter OUTWIDTH=7;input[INWIDTH-1: 0] datain;output [OUTWIDTH-1:0] ledout;reg[OUTWIDTH-1:0] dataout;assign ledout=dataout;always begincase (datain)0 : dataout<=7'b1000000;1 : dataout<=7'b1111001;2 : dataout<=7'b0100100;3 : dataout<=7'b0110000;4 : dataout<=7'b0011001;5 : dataout<=7'b0010010;6 : dataout<=7'b0000010;7 : dataout<=7'b1111000;8 : dataout<=7'b0000000;9 : dataout<=7'b0010000;default : dataout<=7'b1000000;endcaseendendmodule/*switch-v：对按键开关的消抖电路，采用一个频率较低的时钟，对输入进行采样，消除抖动*/module switch(clk,keyin,keyout);parameter COUNTWIDTH=8;input clk, keyin;output reg keyout;reg [COUNTWIDTH-1: 0] counter;wire clk_use; //频率较低的时钟assign clk_use=counter [COUNTWIDTH-1];always@ (posedge clk)counter<=counter+1'b1;always@ (posedge clk_use)keyout<=keyin;endmodule/*bitsel-v：将输出解码成对时、分、秒的选择(并且分闹钟设置模式还是计时模式)Alarmmode:是否是在设置闹钟模式checkmode：是否是在调整时间模式*/module bitsel(alarmmode, checkmode, sel, selcode, reset) ;input alarmmode, checkmode, sel, reset;output reg [2:0] selcode;reg [2:0] check_code ;reg [1:0] alarm_code ;always@ (negedge sel or posedge reset)begin if (reset) check_code<=3'b000; //reset=1 复位else begincase (check_code)3 'b000: check_code<=3 'b001;3 'b001: check_code<=3 'b010;3 'b010: check_code<=3 'b100;3 'b100: check_code<=3 'b001;default: check_code<=3 'b000;endcaseendendalways@ (negedge sel or posedge reset)begin if (reset) alarm_code<=2 'b00; //低电平复位else begincase (alarm_code)2'b00 : alarm_code<=2'b01;2 'b01 : alarm_code<=2 'b10 ;2 'b10 : alarm_code<=2 'b01;default : alarm_code<=2 'b00;endcaseendendalwaysbegin if (alarmmode^checkmode) //两个当中只有1个为1 begin if (checkmode) selcode=check_code;else selcode={alarm_code,1'b0}; endelse selcode=3 'b000 ;endendmodule/*adder.v:加法器*/module adder(in1, in2, out);parameter in1width=8;parameter in2width=8;parameter outwidth=8;input [in1width-1: 0] in1;input [in2width-1: 0] in2;output[outwidth-1: 0] out;assign out=in1+in2;endmodule/*excounter-v：16进制计数的一个计数器*/module hexcounter (clk, set, max, setdata, dataout, carryout) ; input clk,set;input[3:0] max,setdata;output carryout;output[3:0] dataout;reg[3:0] counter;reg carrybit;assign carryout=carrybit;assign dataout=counter;always@ (posedge clk or posedge set)begin if (set) //set是高电平有效begin counter<=setdata;carrybit<=0 ;endelse begin if( (counter==max)||(counter>max) )begin counter<=0 ;carrybit<=1;endelse begin counter<=counter+1'b1;carrybit<=0 ;endendendendmodule/*sound_ddd.V:发出嘀嘀嘀闹铃声模块*/module sound_ddd(clk_1k, on, out);parameter soundspace=30;parameter shotstopspace=20; //20ms,两个嘀声的时间距离parameter longstopspace=50;//50ms，连续三个嘀后的时间距离input clk_1k,on;output reg out;reg sound;always@ (posedge clk_1k)begin sound<=~sound; endreg[10:0] mscount;always@ (posedge clk_1k)begin if (mscount== (soundspace*3+shotstopspace*2+longstopspace-1) )mscount<=0;else mscount<=mscount+1'b1;endalways@ (negedge clk_1k)begin if (on)begin if ( (mscount>=0) && (mscount<soundspace) ) out<=sound;else if ( (mscount>=soundspace) && (mscount< (soundspace+shotstopspace) ) )out<=0;else if ( (mscount>= (soundspace+shotstopspace) ) && (mscount< (soundspace+shotstopspace) +soundspace) )out<=sound;else if ( (mscount>= (soundspace+shotstopspace) +soundspace) && (mscount< (soundspace+shotstopspace) *2) )out<=0;else if ( (mscount>= (soundspace+shotstopspace) *2)&&(mscount< ((soundspace+shotstopspace) *2+soundspace) ) )out<=sound;else out<=0;endelse out<=0 ;endendmodule/* sound ddd du，v：发出声音嘀嘀嘀一嘟声音模块*/module sound_ddd_du (clk_1k, on, out) ;parameter SOUNDSPACE=30;parameter shotstopspace=20;//20ms，两个嘀声的时间距离parameter longsoundspace=60; //嘟的长度input clk_1k, on;output reg out;reg sound_di, sound_du;always@ (posedge clk_1k) sound_di<=~sound_di;always@ (posedge sound_di) sound_du<=~sound_du;reg [ 11 : 0 ] mscount ;always@ (posedge clk_1k)begin if (on)begin if (mscount< (SOUNDSPACE+shotstopspace) *3+longsoundspace+10)mscount<=mscount+1'b1;endelse mscount<=0 ;endalways@ (negedge clk_1k)begin if (on)begin if ( (mscount>=0) && (mscount<SOUNDSPACE) ) out<=sound_di;else if ( (mscount>=SOUNDSPACE) && (mscount< (SOUNDSPACE+shotstopspace) ) )out<=0 ;else if ( (mscount>= (SOUNDSPACE+shotstopspace) ) && (mscount< (SOUNDSPACE+shotstopspace) +SOUNDSPACE) )out<=sound_di ;else if ( (mscount>= (SOUNDSPACE+shotstopspace) +SOUNDSPACE) && (mscount< (SOUNDSPACE+shotstopspace) *2) )out<=0;else if ( (mscount>= (SOUNDSPACE+shotstopspace) *2) && (mscount< ( (SOUNDSPACE+shotstopspace) *2+SOUNDSPACE) ) )out<=sound_di;else if ( (mscount>= (SOUNDSPACE+shotstopspace) *2+SOUNDSPACE) && (mscount< (SOUNDSPACE+shotstopspace) *3) )out<=0;else if ( (mscount>= (SOUNDSPACE+shotstopspace) *3) && (mscount< ( (SOUNDSPACE+shotstopspace) *3+longsoundspace) ) )out<=sound_du;else out<=0;endendendmodule。

eda数字钟课程设计

eda数字钟课程设计一、课程目标知识目标：1. 让学生掌握EDA技术的基本概念，理解数字钟的原理和设计流程。

2. 学会使用Verilog HDL语言编写简单的数字电路程序，实现数字钟的基本功能。

3. 了解数字钟各模块的功能和相互关系，如分频器、计数器、秒/分/时显示等。

技能目标：1. 培养学生运用所学知识，自主设计并实现简单数字电路的能力。

2. 提高学生动手实践能力，学会使用FPGA/CPLD等开发工具进行数字电路的调试和验证。

3. 培养学生团队协作和沟通能力，能在小组合作中发挥各自优势，共同完成项目任务。

情感态度价值观目标：1. 激发学生对电子设计自动化技术的兴趣，培养其创新意识和探索精神。

2. 培养学生严谨、细致、负责的工作态度，注重实践操作的规范性和安全性。

3. 增强学生的自信心，使其在项目实践中体验到成功的喜悦，培养克服困难的勇气。

课程性质：本课程为电子信息类专业的实践课程，旨在培养学生的实际操作能力和创新能力。

学生特点：学生已经掌握了数字电路和Verilog HDL语言的基本知识，具有一定的编程和实践能力。

教学要求：结合学生特点，注重理论与实践相结合，以项目为导向，引导学生自主探究和合作学习。

通过课程学习，使学生能够独立完成数字钟的设计与实现，提高其综合运用所学知识解决实际问题的能力。

教学过程中，注重分解课程目标为具体的学习成果，以便进行教学设计和评估。

二、教学内容1. 数字钟原理及设计流程：介绍数字钟的基本工作原理，包括时钟信号产生、分频、计数、显示等模块的功能和设计方法。

教材章节：第三章“数字电路设计基础”，第5节“数字时钟设计”2. Verilog HDL语言基础：回顾Verilog HDL的基本语法和结构，强调模块化设计，掌握基本逻辑门、时序逻辑的描述方法。

教材章节：第二章“硬件描述语言Verilog HDL”，第1-4节3. 数字钟各模块设计：- 分频器设计：学习如何实现时钟信号的分频，得到所需的计数脉冲。

EDA电子钟多功能数字时钟课程设计(含代码)[优秀]

多功能数字时钟设计说明:1．系统顶层框图:各模块电路功能如下:1.秒计数器、分计数器、时计数器组成最基本的数字钟,其计数输出送7段译码电路由数码管显示.2.基准频率分频器可分频出标准的1HZ频率信号,用于秒计数的时钟信号;分频出4HZ频率信号,用于校时、校分的快速递增信号;分频出64HZ频率信号,用于对按动“校时”,“校分”按键的消除抖动.2.多功能数字钟结构框图:一、系统功能概述已完成功能1.完成时／分／秒的依次显示并正确计数,利用六位数码管显示;2.时／分／秒各段个位满10正确进位,秒／分能做到满60向前进位,有系统时间清零功能;3.定时器:实现整点报时,通过扬声器发出高低报时声音;4.时间设置,也就是手动调时功能:当认为时钟不准确时,可以分别对分／时钟进行调整;5.闹钟:实现分/时闹钟设置,在时钟到达设定时间时通过扬声器响铃.有静音模式.待改进功能:1. 系统没有万年历功能,正在思考设计方法.2. 应添加秒表功能.二、系统组成以及系统各部分的设计1.时计数模块时计数模块就是一个2位10进制计数器,记数到23清零.VHDL的RTL描述如下:----cnt_h.vhdlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt_h isport(en,clk,clr:in std_logic;dout:out std_logic_vector(7 downto 0);c:out std_logic);end cnt_h;architecture rtl of cnt_h issignal t:std_logic_vector(7 downto 0);beginprocess(en,clk,clr)variable t:std_logic_vector(7 downto 0);beginif en='1' then --异步使能if clk 'event and clk='1' thent:=t+1;if t(3 downto 0)=X"A" then --个位等于10则十位加1t(7 downto 4):=t(7 downto 4)+1;t(3 downto 0):=X"0"; --个位清零end if;if t>X"23" then --大于23清零t:=X"00";end if;end if;if clr='1' then --异步清零t:=X"00";end if;end if;dout<=t;end process;end rtl;时计数器模块仿真波形如下从仿真波形可知,当计数到23时,下一个时钟上升沿到来时就清零了,符合设计要求.时计数模块框图如下2.分及秒计数模块分及秒计数模块也是一个2位10进制计数器,记数到59清零.VHDL的RTL描述如下:library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt_s isport(en,clk,clr:in std_logic;dout:buffer std_logic_vector(7 downto 0);c:out std_logic);end cnt_s;architecture rtl of cnt_s isbeginprocess(en,clk,clr)beginif en='1' thenif clr='1' then --异步清零dout<=X"00";elsif clk 'event and clk='1' thenif dout(3 downto 0)<9 thendout(3 downto 0)<=dout(3 downto 0)+1;c<='0';elsif dout(7 downto 4)<5 thendout(3 downto 0)<=X"0";dout(7 downto 4)<=dout(7 downto 4)+1;elsedout<=X"00";c<='1';end if;end if;else dout<="ZZZZZZZZ";end if;end process;end rtl;分和秒计数器模块仿真波形如下从仿真波形可知,当计数到59时,下一个时钟上升沿到来时就清零了,并且产生进位信号,符合设计要求.分和秒计数模块框图如下3.按键消抖动模块按键消抖动有很多方案,这里选择的是计数消抖,即只当有效电平到来后开始计数,当计数值大于一定值后再输出该有效电平,否则不输出,从而达到消抖目的. VHDL的RTL描述如下:library ieee;use ieee.std_logic_1164.all;entity haoin isport(din,clk:in std_logic;dout:out std_logic); end haoin;architecture rtl of haoin isbeginprocess(din)variable t: integer range 0 to 63:=0;beginif din='1' thenif clk 'event and clk='1'thent:=t+1;if t>10 thendout<='1';t:=t-1;else dout<='0';end if;end if;else dout<='0';t:=0;end if;end process;end rtl;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity ring isport(clk: in std_logic;clk500: in std_logic;clk1k:in std_logic;beep:out std_logic);end ring;architecture rtl of ring isbeginprocess(clk)variable t: std_logic;variable n: integer range 0 to 15:=0;beginif clk 'event and clk='1' thent:=not t;n:=n+1;end if;if t='1' and n<11 thenbeep<=clk500;elsif n=11 thenbeep<=clk1k;else beep<='Z';end if;end process;end rtl;library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_arith.all;use IEEE.std_logic_unsigned.all;entity clock isport(SA: in std_logic;SB: in std_logic;SC: in std_logic;SD: in std_logic;clk1: in std_logic;dout: buffer std_logic_vector(23 downto 0);--seg_data:out std_logic_vector(7 downto 0);--seg_co米:out std_logic_vector(3 downto 0);beep: out std_logic--led:out std_logic_vector(3 downto 0));end entity clock;architecture rtl of clock isco米ponent cnt_s isport(en,clk,clr:in std_logic;dout:buffer std_logic_vector(7 downto 0);c:out std_logic);end co米ponent;co米ponent cnt_h isport(en,clk,clr:in std_logic;dout:buffer std_logic_vector(7 downto 0));end co米ponent;--co米ponent seg米ain is--port(clk,reset_n:in std_logic;--datain:in std_logic_vector(15 downto 0);--seg_data:out std_logic_vector(7 downto 0);--seg_co米:out std_logic_vector(3 downto 0));--end co米ponent;--co米ponent ring is--port( en: in std_logic;-- clk: in std_logic;--clk500: in std_logic;--clk1k:in std_logic;--beep:out std_logic);--end co米ponent;co米ponent haoin isport(din,clk:in std_logic;dout:out std_logic);end co米ponent;co米ponent naoling isport (h,米:in std_logic_vector(7 downto 0);clk4hzh,clk4hz米:in std_logic;sys_en,sys_rst:in std_logic;h_o,米_o: out std_logic_vector(7 downto 0);beep:out std_logic);end co米ponent;signal reg_h:std_logic_vector(7 downto 0);signal reg_米:std_logic_vector(7 downto 0);signal reg_s:std_logic_vector(7 downto 0);signal reg_米_s:std_logic_vector(7 downto 0):=X"59"; signal reg_米_米:std_logic_vector(7 downto 0):=X"59";signal reg_米_h:std_logic_vector(7 downto 0):=X"59";signal clk_h:std_logic;signal clk_米:std_logic;signal clk_s:std_logic;signal c_s :std_logic;signal c_米:std_logic;signal c_h :std_logic;signal sys_clk1:std_logic;signal sys_clk4:std_logic;signal sys_clk64:std_logic;signal sys_clk500:std_logic;signal sys_clk1k:std_logic;signal clki:integer:=750000;signal sys_rst:std_logic:='0';signal sys_en:std_logic:='1';signal clk_ring,米h:std_logic;signal SAc,SBc,SCc,SDc:std_logic;signal en_r:std_logic;signal NL_reg_h,NL_reg_米:std_logic_vector(7 downto 0);signal NL_ring:std_logic;signal sys_clk4_NL_h,sys_clk4_NL_米:std_logic;beginh:cnt_h port 米ap(en=>sys_en,clk=>clk_h,clr=>sys_rst,dout=>reg_h);米:cnt_s port 米ap(en=>sys_en,clk=>clk_米,clr=>sys_rst,dout=>reg_米,c=>c_米);s:cnt_s port 米ap(en=>sys_en,clk=>sys_clk1,clr=>SCc,dout=>reg_s,c=>c_s);--sled:seg米ain port 米ap(clk=>clk1,reset_n=>SCc,seg_data=>seg_data,seg_co 米=>seg_co米,datain=>dout(15 downto 0));--ring0:ring port 米ap(en=>en_r,clk=>clk_ring,clk500=>sys_clk500,clk1k=>sys_clk1k,beep=>beep); haoin1:haoin port 米ap( SA,sys_clk64,SAc);haoin2:haoin port 米ap( SB,sys_clk64,SBc);haoin3:haoin port 米ap( SC,sys_clk64,SCc);haoin4:haoin port 米ap( SD,sys_clk64,SDc);NL:naoling port 米ap(beep=>NL_ring,h=>reg_h,米=>reg_米,clk4hzh=>sys_clk4_NL_h,clk4hz米=>sys_clk4_NL_米,sys_en=>sys_en,sys_rst=>sys_rst,h_o=>NL_reg_h,米_o=>NL_reg_米);beep<=clk_ring and 米h;--led<=reg_s(3 downto 0);p_sys_clk:process(clk1)variable t1,t4,t64,t500,t1k:integer range 0 to 50000000;beginif clk1 'event and clk1='1' thent1:=t1+1;t4:=t4+1;t64:=t64+1;t500:=t500+1;t1k:=t1k+1;if t1=clki/2 thent1:=0;sys_clk1<=not sys_clk1;end if;if t4=clki/8 thent4:=0;sys_clk4<=not sys_clk4;end if;if t64=clki/128 thent64:=0;sys_clk64<=not sys_clk64;end if;if t500=clki/1000 thent500:=0;sys_clk500<=not sys_clk500;end if;if t1k=clki/2000 thent1k:=0;sys_clk1k<=not sys_clk1k;end if;end if;end process p_sys_clk;p_c:process(SAc,SBc,SCc,SDc)beginif SAc='1' and SDc='0' thenclk_h<=sys_clk4;elseclk_h<=c_米;end if;if SAc='1' and SDc='1' thensys_clk4_NL_h<=sys_clk4;elsesys_clk4_NL_h<='0';end if;if SBc='1' and SDc='0'thenclk_米<=sys_clk4;elseclk_米<=c_s;end if;if SBc='1' and SDc='1'thensys_clk4_NL_米<=sys_clk4;elsesys_clk4_NL_米<='0';end if;if SDc='0' thendout(7 downto 0)<=reg_s;dout(15 downto 8)<=reg_米;dout(23 downto 16)<=reg_h;elsedout(7 downto 0)<="ZZZZZZZZ";dout(15 downto 8)<=NL_reg_米;dout(23 downto 16)<=NL_reg_h;end if;end process p_c;P_ring:process(reg_米,reg_s,sys_clk1k)variable clk_ring_t:std_logic;variable t:std_logic_vector(3 downto 0);beginif reg_米=X"59" and (reg_s=X"50" or reg_s=X"52" or reg_s=X"54" or reg_s=X"56" or reg_s=X"58") thenclk_ring_t:=sys_clk500;elsif reg_米=X"00" and reg_s=X"00" thenclk_ring_t:=sys_clk1k;else clk_ring_t:='Z';end if;if NL_ring='1' thenclk_ring_t:=sys_clk1k;end if;if sys_clk1k 'event and sys_clk1k='1' thent:=t+1;end if;if t>1 then 米h<='1';end if;clk_ring<=clk_ring_t;end process p_ring;end rtl;。

eda多功能数字时钟课程设计

eda多功能数字时钟课程设计一、课程目标知识目标：1. 学生能理解数字时钟的基本原理，掌握EDA工具的使用方法，并运用相关电路知识设计多功能数字时钟。

2. 学生能够运用所学知识，分析并解释数字时钟电路中各个部分的功能及其相互关系。

3. 学生了解数字时钟在实际生活中的应用，理解其重要性。

技能目标：1. 学生能够运用EDA工具进行电路设计，具备实际操作能力。

2. 学生通过动手实践，培养解决实际问题的能力，提高创新意识和团队协作能力。

3. 学生能够运用所学知识，对数字时钟电路进行调试和优化。

情感态度价值观目标：1. 学生在学习过程中，培养对电子技术的兴趣，激发创新精神。

2. 学生通过团队合作，学会尊重他人，培养良好的沟通能力和团队精神。

3. 学生认识到科技发展对社会进步的重要性，树立正确的价值观。

课程性质：本课程为实践性较强的课程，结合理论教学，注重培养学生的动手能力和实际操作技能。

学生特点：学生具备一定的电子技术基础知识，对实践操作有较高的兴趣。

教学要求：教师需结合理论教学，指导学生进行实践操作，注重启发式教学，引导学生主动探究，提高学生的综合能力。

在教学过程中，关注学生的学习进度，及时调整教学策略，确保课程目标的实现。

通过课程学习，使学生能够将所学知识应用于实际生活中，提高学生的创新意识和实践能力。

二、教学内容本课程教学内容主要包括以下几部分：1. 数字时钟原理：讲解数字时钟的基本工作原理，包括时钟信号、计数器、显示驱动等组成部分。

2. EDA工具使用：介绍EDA工具的基本操作，如原理图绘制、电路仿真、PCB设计等。

3. 电路设计与实现：指导学生运用EDA工具设计多功能数字时钟电路，包括时钟信号电路、分频器、计数器、显示驱动和按键控制等模块。

4. 电路调试与优化：教授学生如何对设计的数字时钟电路进行调试，找出问题并进行优化。

教学内容与教材关联性如下：1. 《电子技术基础》中关于数字电路的基础知识，为理解数字时钟原理提供理论支持。

《数字系统设计与Verilog HDL》教学大纲

《数字系统设计与Verilog HDL》教学大纲课程中文名称: 数字系统设计与Verilog HDL 课程英文名称: Digital system design with Verilog HDL课程代码: 学时/实践或实验/学分:40/8/2.5课程类别: 课程性质: 选修课适用专业:执笔人: 审定人：审批人：一、教学目标教学目标是使学生了解掌握EDA技术的基础知识、可编程逻辑器件的基本结构、硬件描述语言的语法、编程方法以及相关开发软件的使用方法。

重点掌握：PLD器件的结构和开发流程、开发软件的使用方法、Verilog HDL语言的基本语法和利用Verilog HDL语言建模、仿真和综合的设计复杂数字逻辑电路与系统设计的方法和技术。

目标1：了解EDA技术的发展概况，掌握EDA技术的基本概念及相关的基础知识，掌握数字系统设计的设计方法和流程。

了解可编程逻辑器件的分类，掌握可编程逻辑器件的基本结构掌握，掌握CPLD及FPGA器件的基本结构掌握。

目标2：掌握Verilog HDL的语言要素、各种语句以及设计方法等基础知识；掌握Verilog HDL 模块和测试模块的基本结构，能够利用Verilog HDL语言对数字电路进行建模。

目标3：掌握Verilog HDL的三种描述方式；掌握层次设计的方法以及一些设计技巧；并掌握利用有限状态机对数字电路进行建模的方式。

目标4：掌握开发软件及仿真软件的使用流程及方法，能够对设计文件进行仿真验证。

二、课程教学目标与毕业要求关系矩阵注：用☆☆☆、☆☆、☆分别表示教学目标对毕业要求的贡献度为强、中、弱。

三、教学内容和学时分配（32学时）《数字系统设计与Verilog HDL》在理论教学方面侧重于PLD基本原理、Verilog HDL语法要素和行为语句、Verilog HDL阻塞与非阻塞赋值、Verilog HDL有限状态机设计和数字电路设计。

实验教学方面侧重于利用现代 EDA设计流程、软件仿真应用、仿真测试程序设计、层次设计。

EDA课程设计数字电子钟

一、设计任务及要求1、设计内容选用合适的可编程逻辑器件及外围电子元器件，设计一个数字电子钟，利用EDA 软件（QUARTUS Ⅱ）进行编译及仿真，设计输入采用Verilog HDL硬件描述语言输入法，并下载到EDA实验箱系统，连接外围电路，完成实际测试。

2、设计要求（1）具有时、分、秒计数显示功能，该电子钟正常显示小时、分钟、秒，各用2位数码管（共6位数码管），显示范围为0—23时59分59秒。

（2）具有复位清零的功能，且能够对计时系统的小时、分钟进行调整。

（3）定时响铃功能，设计计时到01分10秒后蜂鸣器开始响，持续时间10秒。

二、设计思想对于数字钟来说首先是时分秒的计数功能，然后能显示，附带功能是清零、调整时分，拟定如下方案：计时校正模块中，用1Hz时钟送入秒脉冲信号，“秒计数器”采用60进制，每累计60秒，发出一个“分脉冲”信号，该信号将被送到“分计数器”。

“分计数器”采用60进制计数器，每累计60分，发出一个“分脉冲”信号，该信号被送到“时计数器”。

“时计数器”采用24进制，可实现24小时的累计计数，时钟使用三个输入按键K1、K2、K3，分别控制数字钟的校时、校分、清零，每次分别按下K1、K2按键，对应的时、分计数就加1，按下K3,时间清零。

显示模块中，分别用六个八位数码管显示时钟的时十位、时个位、分十位、分个位、秒十位、秒个位，设置一个时钟脉冲用于扫描数码管显示。

最后的定时响铃功能，本报告设计为计时到01分10秒开始驱动蜂鸣器响，持续十秒。

三、程序清单Verilog HDL源程序：module clock(clk1,clk2,dx,wei,k1,k2,rst,led);input clk1,clk2,k1,k2,rst;output [2:0] wei;output [7:0] dx;output led;reg led;reg [2:0] wei;reg [7:0] dx;reg [7:0] as,ts,am,tm,ah,th,xs;reg [7:0] q;always @(posedge clk1 or posedge rst)beginif(rst){as,ts,xs,am,tm,xs,ah,th}<=8'b00000000; else if(k1)beginif(ah==8'b00001001)beginah=8'b00000000;th=th+8'b00000001;endelse if(ah==8'b00000011&&th==8'b00000010) beginth=8'b00000000;ah=8'b00000000;endelse ah=ah+8'b00000001;endelse if(k2)beginif(am==8'b00001001)beginam=8'b00000000;if(tm==8'b00000101)tm=8'b00000000;else tm=tm+8'b00000001;endelse am=am+8'b00000001;endelse if(as==8'b00001001)beginas=8'b00000000;if (ts==8'b00000101) begints=8'b00000000;if(am==8'b00001001)beginam=8'b00000000;if(tm==8'b00000101)begintm=8'b00000000;if(ah==8'b00001001)beginah=8'b00000000;th=th+8'b00000001;endelseif(ah==8'b00000011&&th==8'b00000010)beginth=8'b00000000;ah=8'b00000000;endelse ah=ah+8'b00000001;endelse tm=tm+8'b00000001;endelse am=am+8'b00000001;end else ts=ts+8'b00000001; endelse as=as+8'b00000001;endalways @(posedge clk2)beginif(wei==3'b111)wei<=3'b000;else wei<=wei+3'b001;endalways @(q or wei or k1)beginif(wei==3'b000)q<=as;else if(wei==3'b001)q<=ts;else if(wei==3'b010)q<=8'b11111111;else if(wei==3'b011)q<=am;else if(wei==3'b100)q<=tm;else if(wei==3'b101)q<=8'b11111111;else if(wei==3'b110)q<=ah;else if(wei==3'b111)q<=th;case(q)0:dx<=8'b11111100;1:dx<=8'b01100000;2:dx<=8'b11011010;3:dx<=8'b11110010;4:dx<=8'b01100110;5:dx<=8'b10110110;6:dx<=8'b10111110;7:dx<=8'b11100000;8:dx<=8'b11111110;9:dx<=8'b11110110;default dx<=8'b00000010;endcaseendalways @(posedge clk1)beginled=1;if(ts==8'b00000001&&am==8'b00000001&&tm==8'b00000000&&ah= =8'b00000000&&th==8'b00000000)led=~led;elseif(as==8'b00000000&&ts==8'b00000010&&am==8'b00000001&&tm= =8'b00000000&&ah==8'b00000000&&th==8'b00000000) led=0;endendmodule四、调试及总结1.仿真波形图2.总结通过此次课程设计，让我对EDA这门技术有了更深的体会，并更好的学会了使用QuartusⅡ软件进行硬件设计。

EDA实现多功能数字钟课程设计

目录一、实验任务 (1)二、关键词 (1)三、内容摘要 (1)四、数字钟电路系统组成框图 (2)五、各个功能模块的实现 (3)(1)小时计时 (3)(2)分钟计时 (3)(3)秒钟计时 (4)(4)校时校分 (5)(5)整点报时 (6)(6)时段控制 (6)六、数字钟的顶层文件 (7)七、下载 (8)(1)添加译码模块后的原理图 (8)(2)选用芯片 (8)(3)分配引脚号 (9)(4)器件下载 (9)(5)效果显示 (9)八、遇到的问题及解决办法 (12)九、《课程设计》中设计项目完成最终结论 (13)十、结束语 (13)十一、附录 (14)一、实验任务：用FPGA器件和EDA技术实现多功能数字钟的设计已知条件：1、QuartusП软件2、FPGA实验开发装置基本功能：1、以数字形式显示时、分、秒的时间；2、小时计数器为24进制；3、分、秒计数器为60进制。

拓展功能：1、校时、校分（有两个使能端构成，分别为校时、校分功能，同时按无效）2、仿电台报时（每个小时的59分51、53、55、57、59分别以四长声一短声进行报时）3、时段控制（让信号显示灯在晚上19点至早上5点灭。

之后亮）二、关键词小时、分钟计时模块、顶层文件、整点报时、时段控制、下载模块三、内容摘要1、设计要求：(1)小时计数器为8421BCD码24制；分和秒计数器为8421BCD 码60进制计数器；(2)拓展功能：①校正“时”和“分”；②整点报时；③时段控制。

2、硬件描述语言设计(Verilog HDL语言)方法在QuartusП软件系统平台上建立数字电子钟电路的顶层文件并完成编译和仿真。

3、输入变量：时钟CPS，直接清零RD；输出变量：小时计时H[7..4]、H[3..0]为8421BCD码输出，其时钟为CPH；之后的分计时、秒计时均为8421BCD码输出，其时钟为CPS等。

4、在顶层文件中，由若干低层模块“打包”组成整个多功能数字钟，分别对各模块作设计及仿真，最后级联各模块，统调、仿真及下载，从而实现各项功能。

EDA综合设计与实践课程设计用VerilogHDL设计电子钟

EDA综合设计与实践课程设计用VerilogHDL设计电子钟广东工业大学实验报告信息工程学院通信工程专业 04 班成绩评定_______学号姓名张凤珠教师签名_______实验题目用Verilog HDL设计电子钟第 17 周至第 17 周一、课程设计目的和要求目的：1. 学会使用quantusⅡ软件（编译、仿真等），并利用它进行设计一些简单的数字电路；2. 利用实验室提供的GW48 SOPC系统主板，结合quantusⅡ软件实现电子钟的功能显示。

要求：电子钟应实现如下功能：1．时钟显示功能：，该电子钟正常显示小时、分钟、秒，各用2位数码管（共6位数码管）显示范围为0—23时59分59秒，分辨率为1秒，包括启动与停止。

2．校时功能：包括小时校准和分钟校准。

3．跑表：包括跑表清零、启动计时、停止及继续计时功能。

二、实验器件实验室提供的GW48 SOPC系统主板实验箱三、设计方案和源程序代码首先分析电子钟要实现的三个功能，然后确定它的基本结构，因为设计时电子钟的三个基本功能都要用到数码管显示，考虑到三者为了避免竞争数码管资源的问题，因此设计时电子钟有3个主要输入按键K1、K2、K3，分别为时间显示、校时功能、跑表的启动，而且是当任一个按键按下，其余两个键都无效，即此时只有按下的键才有效，执行该键所控制功能的启动。

其次，各个功能模块的设计。

A 、对于时间显示模块中，涉及到的是时分秒各个计数器的设计，“秒计数器”采用60进制计数器，每累计60秒，发出一个“分脉冲”信号，该信号将被送到“分计数器”。

“分计数器”采用60进制计数器，每累计60分，发出一个“分脉冲”信号，该信号被送到“时计数器”。

“时计数器”采用24进制计数器，可实现24小时的累计计数。

B 、对于校时模块，同样用到了上述的时分计数器，不过只是能实现校时分钟和小时功能，分别用K4、K5键控制，做法是每按下一次键，对应的计数器加一。

C、最后是跑表模块，这相对于前面两个模块较为复杂，它有计时复位、启动和计时停止三个功能，分别用K6、K8、K7按键控制，这里用到了毫秒、秒、分钟计数器，其中“毫秒计数器”采用100进制计数器，每累计100毫秒产生一个“秒脉冲”信号，该信号将作为“秒计数器”的时钟脉冲，其余同A所述。

数字系统设计与verilog_HDL课程设计--实用多功能数字钟

数字系统设计与verilogHDL课程设计设计题目：实用多功能数字钟专业：电子信息科学与技术摘要本课程设计利用QuartusII软件Verilog VHDL语言的基本运用设计一个多功能数字钟，经分析采用模块化设计方法，分别是顶层模块、alarm、alarm_time、counter_time、clk50mto1、led、switch、bitel、adder、sound_ddd、sound_ddd_du模块，再进行试验设计和软件仿真调试，分别实现时分秒计时、闹钟闹铃、时分秒手动校时、时分秒清零，时间保持和整点报时等多种基本功能。

单个模块调试达到预期目标，再将整体模块进行试验设计和软件仿真调试，已完全达到分块模式设计功能，并达到设计目标要求。

关键字：多功能数字钟、Verilog、模块、调试、仿真、功能目录1．课程设计的目的及任务............................................................. 错误！未定义书签。

1.1 课程设计的目的 (4)1.2 课程设计的任务与要求 (4)2．课程设计思路及其原理 (4)3．QuartusII软件的应用 (5)3.1工程建立及存盘 (5)3.2工程项目的编译 (6)3.3时序仿真 (6)4．分模块设计、调试、仿真与结果分析 (7)4.1 clk50mto1时钟分频模块 (7)4.2 adder加法器模块 (7)4.3 hexcounter16 进制计数器模块 (8)4.4 counter_time 计时模块 (8)4.5 alarm闹铃模块 (9)4.6 sound_ddd嘀嘀嘀闹铃声模块 (9)4.7 sound_ddd_du嘀嘀嘀—嘟声音模块 (10)4.8 alarm_time闹钟时间设定模块 (10)4.9 bitsel将输出解码成时分秒选择模块 (11)4.10 switch去抖模块 (11)4.11 led译码显示模块 (12)4.12 clock顶层模块 (12)5．实验总结 (14)5．1调试中遇到的问题及解决的方法 (14)5.2实验中积累的经验 (14)5.3心得体会 (14)6．参考文献 (15)1.1 课程设计的目的通过课程设计的锻炼，要求学生掌握V erilog HDL语言的一般设计方法，掌握VerilogHDL语言的基本运用，具备初步的独立设计能力，提高综合运用所学的理论知识独立分析和解决问题的能力，基于实践、源于实践，实践出真知，实践检验真理，培养学生的创新精神。

EDA课程设计多功能数字时钟报告

II．功能简介…………………………………………………………………………………4
III.开关功能介绍（两种方案)……………………………………………………………4
二．方案论证……………………………………………………5
I.总体方案分析…………………………………………………………………………5
II.电路的工作原理……………………………………………………………………6
二．方案论证：
I。总体方案分析:
利用QuartusII软件设计一个数字钟，对设计电路进行功能仿真，并下载到SmartSOPC实验系统中，可以完成00:00：00到23：59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等功能.本电路在原有基础上进行了拓展，具备以下功能：
①.能进行正常的时、分、秒计时功能；
These electric circuits are all packed with mold piece okay, for the purpose of other electric circuits adjust to use.With count machine composing to account parts, pass a cent repeatedly the machine divides of when the 1 HZ pulse accounts adjust to show that the electric circuit suggests and passes a little bit whole buzzer that tell the time an electric circuit control with the dynamic state.BE counting the way that the machine class adopted synchronously external different step in the inner part while uniting, but came to a synchronous effect through a simple change and than synchronously returned credibility。While showing a control for economizing a resources adoption dynamic state principle，from wove VHDL language of 24 choose 4 data selectors.文档为个人收集整理，来源于网络文档为个人收集整理，来源于网络

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