Wafer制程及IC封装制程
半导体封装制程与设备材料知识简介
常用术语介绍
1. SOP-Standard Operation Procedure 标准操作手册 2. WI – Working Instruction 作业指导书 3. PM – Preventive Maintenance 预防性维护 4. FMEA- Failure Mode Effect Analysis 失效模式影响分析 5. SPC- Statistical Process Control 统计制程控制 6. DOE- Design Of Experiment 工程试验设计 7. IQC/OQC-Incoming/Outing Quality Control 来料/出货质量检验 8. MTBA/MTBF-Mean Time between assist/Failure 平均无故障工作时间 9. CPK-品质参数 10. UPH-Units Per Hour 每小时产出 11. QC 7 Tools ( Quality Control 品管七工具 ) 12. OCAP ( Out of Control Action Plan 异常改善计划 ) 13. 8D ( 问题解决八大步骤 ) 14. ECN Engineering Change Notice ( 制程变更通知 ) 15. ISO9001， 14001 – 质量管理体系
IC制造开始
Wafer Cutting (晶圆切断)
Wafer Reduce (晶圆减薄)
Etching (蚀刻)
后段封装开始
Diffusion Ion
Implantation (扩散离子植入)
Grind & Dicing (晶圓研磨及切割)
Die Attach (上片)
Oxidization (氧化处理)
半导体制造流程及生产工艺流程
半导体制造流程及生产工艺流程半导体是一种电子材料，具有可变电阻和电子传导性的特性，是现代电子器件的基础。
半导体的制造流程分为两个主要阶段：前端工艺（制造芯片）和后端工艺（封装）。
前端工艺负责在硅片上制造原始的电子元件，而后端工艺则将芯片封装为最终的电子器件。
下面是半导体制造流程及封装的主要工艺流程：前端工艺（制造芯片）：1.晶片设计：半导体芯片的设计人员根据特定应用的需求，在计算机辅助设计（CAD）软件中进行晶片设计，包括电路结构、布局和路线规划。
2.掩膜制作：根据芯片设计，使用光刻技术将电路结构图转化为光刻掩膜。
掩膜通过特殊化学处理制作成玻璃或石英板。
3.芯片切割：将晶圆切割成单个的芯片，通常使用钻孔机或锯片切割。
4.清洗和化学机械抛光（CMP）：芯片表面进行化学清洗，以去除表面杂质和污染物。
然后使用CMP技术平整芯片表面，以消除切割痕迹。
5.纳米技术：在芯片表面制造纳米结构，如纳米线或纳米点。
6.沉积：通过化学气相沉积或物理气相沉积，将不同材料层沉积在芯片表面，如金属、绝缘体或半导体层。
7.重复沉积和刻蚀：通过多次沉积和刻蚀的循环，制造多层电路元件。
8.清洗和干燥：在制造过程的各个阶段，对芯片进行清洗和干燥处理，以去除残留的化学物质。
9.磊晶：通过化学气相沉积，制造晶圆上的单晶层，通常为外延层。
10.接触制作：通过光刻和金属沉积技术，在芯片表面创建电阻或连接电路。
11.温度处理：在高温下对芯片进行退火和焙烧，以改善电子器件的性能。
12.筛选和测试：对芯片进行电学和物理测试，以确认是否符合规格。
后端工艺（封装）：1.芯片粘接：将芯片粘接在支架上，通常使用导电粘合剂。
2.导线焊接：使用焊锡或焊金线将芯片上的引脚和触点连接到封装支架上的焊盘。
3.封装材料：将芯片用封装材料进行保护和隔离。
常见的封装材料有塑料、陶瓷和金属。
4.引脚连接：在封装中添加引脚，以便在电子设备中连接芯片。
5.印刷和测量：在封装上印刷标识和芯片参数，然后测量并确认封装后的器件性能。
wafer制作流程
wafer制作流程
Wafer制作流程
Wafer，即芯片晶圆，是半导体制造的基础材料之一。
这里我们将介绍芯片晶圆的制作过程。
1.单晶硅棒的生长
单晶硅棒是晶圆的主要原料。
它通过Czochralski方法生长，这种方法是将硅材料放入熔融石英坩埚中，在高温下融化，然后通过拉晶机械将单晶硅棒从熔融硅中拉出。
2.晶圆切割
将单晶硅棒切割成薄片，即晶圆。
晶圆的大小通常为8英寸或12英寸。
切割的方式有两种：一是采用线锯，二是采用内部切割机。
3.表面处理
晶圆表面必须经过一系列的处理，以便在后续的制作过程中得到更好的效果。
表面处理包括去除杂质、清洗、去除氧化层等步骤。
4.光刻
光刻是制作芯片图案的关键步骤之一。
在光刻过程中，首先在晶圆表面涂上一层光刻胶，然后使用光刻机将芯片图案投射到光刻胶表
面，形成图案。
5.蚀刻
蚀刻是将光刻胶保护的区域去除，以便在后续的步骤中得到所需的图案。
蚀刻液通常是一种强酸，可以溶解掉不需要的部分。
6.沉积
沉积是在晶圆表面沉积一层化学物质。
如沉积一层金属用于制作导线，沉积一层二氧化硅用于制作绝缘层。
7.退火
退火是将晶圆加热到高温，以消除应力和提高晶体质量。
退火的温度和时间取决于晶圆的尺寸和用途。
8.包装测试
晶圆被切割成小芯片，并在芯片上进行测试和校准。
测试包括电气特性测试、可靠性测试、温度测试等。
以上就是Wafer制作的主要流程。
芯片制造需要高度的技术和设备，这也是为什么芯片制造业是高度发达的原因之一。
晶圆封装测试工序和半导体制造工艺流程
晶圆封装测试工序和半导体制造工艺流程A.晶圆封装测试工序一、 IC检测1. 缺陷检查Defect Inspection2. DR-SEM(Defect Review Scanning Electron Microscopy)用来检测出晶圆上是否有瑕疵，主要是微尘粒子、刮痕、残留物等问题。
此外，对已印有电路图案的图案晶圆成品而言，则需要进行深次微米范围之瑕疵检测。
一般来说，图案晶圆检测系统系以白光或雷射光来照射晶圆表面。
再由一或多组侦测器接收自晶圆表面绕射出来的光线，并将该影像交由高功能软件进行底层图案消除，以辨识并发现瑕疵。
3. CD-SEM(Critical Dimensioin Measurement)对蚀刻后的图案作精确的尺寸检测。
二、 IC封装1. 构装(Packaging)IC构装依使用材料可分为陶瓷(ceramic)及塑胶(plastic)两种，而目前商业应用上则以塑胶构装为主。
以塑胶构装中打线接合为例，其步骤依序为晶片切割(die saw)、黏晶(die mount / die bond)、焊线(wire bond)、封胶(mold)、剪切/成形(trim / form)、印字(mark)、电镀(plating)及检验(inspection)等。
(1) 晶片切割(die saw)晶片切割之目的为将前制程加工完成之晶圆上一颗颗之晶粒(die)切割分离。
举例来说:以0.2微米制程技术生产，每片八寸晶圆上可制作近六百颗以上的64M微量。
欲进行晶片切割，首先必须进行晶圆黏片，而后再送至晶片切割机上进行切割。
切割完后之晶粒井然有序排列于胶带上，而框架的支撐避免了胶带的皱褶与晶粒之相互碰撞。
(2) 黏晶(die mount / die bond)黏晶之目的乃将一颗颗之晶粒置于导线架上并以银胶(epoxy)粘着固定。
黏晶完成后之导线架则经由传输设备送至弹匣(magazine)内，以送至下一制程进行焊线。
芯片封装流程的前后端工艺环节
芯片封装流程的前后端工艺环节英文回答：Front-end Process.The front-end process of chip packaging involves the following steps:Wafer preparation: The silicon wafer is cleaned, patterned, and etched to create the integrated circuits (ICs).Die attach: The ICs are attached to a lead frame or substrate using a conductive adhesive.Wire bonding: Gold wires are used to connect the ICs to the lead frame or substrate.Molding: A plastic material is used to encapsulate the ICs and protect them from environmental factors.Back-end Process.The back-end process of chip packaging involves the following steps:Lead finishing: The leads are coated with a protective material such as solder or gold.Testing: The packaged chips are tested to ensure they meet electrical and functional specifications.Shipping: The packaged chips are shipped to the customer.中文回答：前端工艺。
半导体封装制程及其设备介绍
Solder paste
Die Prepare(芯片预处理) To Grind the wafer to target thickness then separate to single chip
---包括来片目检(Wafer Incoming), 贴膜(Wafer Tape),磨片(Back Grind),剥膜(Detape),贴片(Wafer Mount),切割(Wafer Saw)等系列工序,使芯片达到工艺所要求的形状,厚度和尺寸,并经过芯片目 检(DVI)检测出所有由于芯片生产,分类或处理不当造成的废品.
B Wafer roughness Measurement 粗糙度测量仪 主要为光学反射式粗糙度测量方式；
4.Grinding 配套设备
A Taping 贴膜机 B Detaping 揭膜机 C Wafer Mounter 贴膜机
Wafer Taping -- Nitto DR300II
Alignment
1.27, 0.762 mm (50, 30miles)
Ceramic 2, 4 direction lead
20~80
Ceramic
1.27,1.016, 0.762 mm (50, 40, 30
miles)
20~40
大家应该也有点累了，稍作休息
大家有疑问的，可以询问和交流
Surface Mount
半导体设备供应商介绍-前道部分
半导体设备供应商介绍-前道部分
常用术语介绍
1. SOP-Standard Operation Procedure 标准操作手册 2. WI – Working Instruction 作业指导书 3. PM – Preventive Maintenance 预防性维护 4. FMEA- Failure Mode Effect Analysis 失效模式影响分析 5. SPC- Statistical Process Control 统计制程控制 6. DOE- Design Of Experiment 工程试验设计 7. IQC/OQC-Incoming/Outing Quality Control 来料/出货质量检验 8. MTBA/MTBF-Mean Time between assist/Failure 平均无故障工作时间 9. CPK-品质参数 10. UPH-Units Per Hour 每小时产出 11. QC 7 Tools ( Quality Control 品管七工具 ) 12. OCAP ( Out of Control Action Plan 异常改善计划 ) 13. 8D ( 问题解决八大步骤 ) 14. ECN Engineering Change Notice ( 制程变更通知 ) 15. ISO9001， 14001 – 质量管理体系
IC芯片封装流程
并放置进Tube或者Tray盘中；
EOL– Trim&Form切筋成型
Cutting Tool&
1
Forming Punch
Stripper Pad
3
2
Forming Die
EOL/后段 Final Test/测试
FOL– Front of Line前段工艺
Wafer
2nd Optical 第二道光检
Die Attach 芯片粘接
Back Grinding
磨片
Wafer Wash 晶圆清洗
Epoxy Cure 银浆固化
EOL
Wafer Mount 晶圆安装
Wafer Saw 晶圆切割
Size
FOL– 3rd Optical Inspection三 光检查
检查Die Attach和Wire Bond之后有无各种废品
EOL– End of Line后段工艺
EOL
Annealing 电镀退火
Trim/Form 切筋/成型
Molding 注塑
Laser Mark 激光打字
Deflash/ Plating 去溢料/电镀
EOL– Deflash去溢料
Before
After
目的：Deflash的目的在于去除Molding后在管体周围Lead之间 多余OL– Plating电镀
利用金属和化学的方法;在Leadframe的表面 镀上一层镀层;以防止外界环境的影响潮湿 和热 并且使元器件在PCB板上容易焊接及 提高导电性 电镀一般有两种类型：
IC 芯片封装流程
Epoxy Storage： 零下50度存放；
Epoxy Aging： 使用之前回温，除 去气泡；
Epoxy Writing： 点银浆于L/F的Pad 上，Pattern可选；
FOL– Die Attach 芯片粘接
芯片拾取过程： 1、Ejector Pin从wafer下方的Mylar顶起芯片，使之便于
脱离蓝膜； 2、Collect/Pick up head从上方吸起芯片，完成从Wafer
到L/F的运输过程； 3、Collect以一定的力将芯片Bond在点有银浆的L/F
的Pad上，具体位置可控； 4、Bond Head Resolution：
X-0.2um；Y-0.5um；Z-1.25um； 5、Bond Head Speed：1.3m/s；
SMT SMT
IC Package （IC的封装形式）
• 按封装外型可分为：
SOT 、QFN 、SOIC、TSSOP、QFP、BGA、CSP等；
封装形式和工艺逐步高级和复杂
• 决定封装形式的两个关键因素:
封装效率。芯片面积/封装面积，尽量接近1:1； 引脚数。引脚数越多，越高级，但是工艺难度也相应增加；
PMC 高温固化
4th Optical 第四道光检
Note： Just For TSSOP/SOIC/QFP package
EOL– Molding（注塑）
Before Molding
After Molding
※为了防止外部环境的冲击，利用EMC 把Wire Bonding完成后的产品封装起 来的过程，并需要加热硬化。
Bond Ball：第一焊点。指金线在Cap的作用下，在Pad上形成的焊接点 ，一般为一个球形；
半导体封装制程与设备材料知识介绍
24~32
Ceramic Plastic
2.54 mm (100miles)
Surface Mount
SOP Small Outline Package
QFP Quad-Flat
Pack
封裝型式
Shape
Typical Features
Material Lead Pitch No of I/O
Plastic
1.27 mm (50miles) 2 direction
lead
8 ~40
Plastic
1.0, 0.8, 0.65 mm 4 direction
lead
88~200
Surface Mount
FPG
Flat Package of Glass
LCC
Leadless Chip
Carrier
封裝型式
Shape
Tester
Digital
Credence
SC312
Digital
Teradyne
J750
Mix-Signal Credence
Quartet one and one+
Mix-Signal HP
HP93000 P600
Mix-Signal HP
HP93000 C400
Mix-Signal Teradyne
Die Attach (上片)
Deposition (沉积)
WireBonding (焊线)
Wafer Inspection (晶圆检查) 前段結束
Molding (塑封)
Laser mark (激光印字)
Laser Cut & package saw Testing
ic封装工艺流程
ic封装工艺流程IC封装工艺流程是指将集成电路芯片封装成完整的电子元件的一系列工艺流程。
封装工艺流程的主要目的是为了保护芯片、提高器件的可靠性和稳定性，并方便其与外部电路连接。
下面将介绍一个常见的IC封装工艺流程。
首先，IC封装工艺流程的第一步是对芯片进行划片。
原始的硅圆片（wafer）经过切割机械或者其他手段，切割成一个个小尺寸的芯片。
划片时需要注意芯片之间的间距，避免切割过程中对芯片造成损坏。
划片完成后，第二步是将芯片背面进行抛光处理。
抛光可以使芯片的背面变得平整光滑。
通过抛光可以更好地与封装基板接触，提高封装质量。
第三步是将芯片进行金属化处理。
金属化是在芯片表面通过蒸镀或者其他方法，覆盖一层金属（通常是铜和铝）。
金属化的目的是为了提供电信号的传输路径，同时也可以提高器件的散热能力。
接下来是芯片封装的关键步骤，第四步是将芯片粘贴在封装基板上。
通常使用一种叫做胶带（die attach tape）的材料将芯片粘贴在基板上。
粘贴时要确保芯片位置准确，避免粘贴不良引起封装质量问题。
第五步是对芯片进行焊接。
在焊接过程中，使用融化的金属让芯片与封装基板之间的引脚连接起来。
常见的焊接方式有焊膏、焊球、焊线等。
焊接过程需要控制温度和时间，避免过高的温度对芯片造成损害。
完成焊接后，第六步是进行封装的外壳封装。
外壳封装是为了保护芯片，并保证芯片与外部环境的隔离。
外壳封装通常采用塑封（plastic molding）或者金属封装（metal can）。
塑封通常使用环氧树脂封装芯片，金属封装则使用金属壳体进行封装。
最后一步是对封装的芯片进行测试和排序。
测试可以检查芯片的性能和可靠性，如果有不合格的芯片，则需要进行剔除或者再次修复。
测试完成后，还需要根据性能和功能对芯片进行排序，分为不同的等级，以满足不同客户的需求。
综上所述，IC封装工艺流程经过划片、抛光、金属化、粘贴、焊接、外壳封装和测试等一系列步骤。
每个步骤都是为了提供优质的封装产品，保证芯片的可靠性和稳定性。
wafer封装流程
wafer封装流程Wafer封装流程一、引言Wafer封装是半导体制造过程中的重要环节，它将芯片从硅片上剥离并封装在一个小型的封装器件中，以保护芯片并方便其与外部电路的连接。
本文将介绍Wafer封装的流程及其各个环节的工作原理和操作步骤。
二、Wafer封装流程概述Wafer封装流程主要包括芯片切割、背面研磨、背面腐蚀、芯片封装、引线焊接和封装测试等环节。
1. 芯片切割在Wafer封装流程中，首先需要将硅片上的芯片切割成单个的晶圆片。
这一步骤通常使用切割机进行，通过切割机的刀片将硅片切割成一片一片的芯片。
2. 背面研磨切割好的芯片需要进行背面研磨，目的是为了减小芯片的厚度，使其更加薄小。
通过背面研磨，可以减少芯片与封装器件之间的高度差，提高封装的可靠性。
3. 背面腐蚀经过背面研磨后，芯片的背面通常会进行腐蚀处理，以去除背面的残留杂质和氧化层，提高芯片的表面平整度和粘接性能。
腐蚀液的选择和处理时间需要根据具体芯片的要求进行调整。
4. 芯片封装芯片封装是Wafer封装流程中的核心环节。
这一步骤将单个的芯片封装在一个小型的封装器件中，以保护芯片并方便其与外部电路的连接。
封装过程中，需要将芯片放置在封装器件的中心位置，并使用粘合剂将其固定在器件上。
5. 引线焊接在芯片封装完成后，需要对芯片进行引线焊接。
引线是连接芯片与封装器件外部电路的重要桥梁，它们通常由金属材料制成。
通过焊接设备，将引线与芯片的金属引脚进行焊接，形成电气连接。
6. 封装测试芯片封装完成后，需要进行封装测试，以确保芯片的质量和功能正常。
封装测试通常包括外观检查、电气性能测试和可靠性测试等环节。
只有通过了封装测试的芯片才能进入下一步的生产和销售环节。
三、结论Wafer封装是半导体制造中不可或缺的一环，它将芯片从硅片上剥离并封装在一个小型的封装器件中，以保护芯片并方便其与外部电路的连接。
本文简要介绍了Wafer封装的流程，包括芯片切割、背面研磨、背面腐蚀、芯片封装、引线焊接和封装测试等环节。
IC后工序（切划封装）
IC后⼯序（切划封装）wafer在CP后进⼊后⼯序，包括减薄、切割、封装等。
减薄原因：由于制造⼯艺的要求，对晶⽚的尺⼨精度、⼏何精度、表⾯洁净度以及表⾯微晶格结构提出很⾼要求。
因此在⼏百道⼯艺流程中，不可采⽤较薄的晶⽚，只能采⽤⼀定厚度的晶⽚在⼯艺过程中传递、流⽚。
⽬的：1. 对IC衬底减薄，加强IC散热性能；2. 封装对IC厚度有要求，特别是thin型的封装⼀般要求厚度在200um左右。
⼯艺：1. 在wafer正⾯（图形⾯）贴blue tape，保护wafer图形；2. 送⼊减薄机，wafer固定在真空吸盘⼯作台上，背⾯朝上。
⾦钢砂轮和⼯作台同轴旋转，从背⾯将wafer减薄到⼀定的厚度；3. 粗磨，⼀般⽤46#~500#⾦刚⽯砂轮，轴向进给速度100~500mm/min，磨削深度较⼤，迅速去除硅⽚背⾯绝⼤部分的多于材料；[1]4. 精磨，⽤2000#~4000#⾦刚⽯砂轮，轴向给进速度0.5~10mm/min，消除粗磨时形成的损伤层，达到要求的厚度。
[1]原理：硅⽚⾃旋转磨削法，硅⽚通过真空吸盘夹持在⼯件转台中⼼，杯形⾦刚⽯砂轮⼯作⾯的内外圆周中线调整到硅⽚的中⼼位置，硅⽚和砂轮绕各⾃的轴线同转，进⾏切⼊磨削。
[1][1]摘⾃《晶圆减薄机的研发及应⽤现状》张⽂斌，北京中电科电⼦装备有限公司（die saw）切割（切割⽬的：将前制程加⼯完成的wafer上单颗的die切割分离。
⼯艺: 1. 贴⽚（wafer mount），将wafer正⾯朝下固定在⼯作台的真空吸盘上，然后放上钢制wafer固定框架（wafer ring），再在wafer ring和wafer上贴上blue tape，最后⽤滚轮施压，挤掉空⽓，将wafer和wafer ring粘在⼀起；2. 划⽚（die sawing），⽤⾼速旋转的⾦刚⽯⼑⽚在切割道上来回移动，将die分离。
现在激光切割正逐渐普及，对薄的wafer激光切割能减少损伤；3. 切割完成后，die整齐地排列在blue tape上，同时由于wafer ring将blue tape绷紧了，使blue tape不会皱褶令die相互碰撞，便于运输；4. 另外⼀种包装存放⽅式是放tray盘（Waffle Pack）中。
IC 芯片设计制造到封装全流程
一、复杂繁琐的芯片设计流程芯片制造的过程就如同用乐高盖房子一样，先有晶圆作为地基，再层层往上叠的芯片制造流程后，就可产出必要的 IC 芯片(这些会在后面介绍)。
然而，没有设计图，拥有再强制造能力都没有用，因此，建筑师的角色相当重要。
但是IC 设计中的建筑师究竟是谁呢?本文接下来要针对IC 设计做介绍。
在IC 生产流程中，IC 多由专业 IC 设计公司进行规划、设计，像是联发科、高通、Intel 等知名大厂，都自行设计各自的 IC 芯片，提供不同规格、效能的芯片给下游厂商选择。
因为IC 是由各厂自行设计，所以 IC 设计十分仰赖工程师的技术，工程师的素质影响着一间企业的价值。
然而，工程师们在设计一颗 IC 芯片时，究竟有那些步骤?设计流程可以简单分成如下。
设计第一步，订定目标在IC 设计中，最重要的步骤就是规格制定。
这个步骤就像是在设计建筑前，先决定要几间房间、浴室，有什么建筑法规需要遵守，在确定好所有的功能之后在进行设计，这样才不用再花额外的时间进行后续修改。
IC 设计也需要经过类似的步骤，才能确保设计出来的芯片不会有任何差错。
规格制定的第一步便是确定 IC 的目的、效能为何，对大方向做设定。
接着是察看有哪些协定要符合，像无线网卡的芯片就需要符合IEEE 802.11 等规范，不然，这芯片将无法和市面上的产品相容，使它无法和其他设备连线。
最后则是确立这颗IC 的实作方法，将不同功能分配成不同的单元，并确立不同单元间连结的方法，如此便完成规格的制定。
设计完规格后，接着就是设计芯片的细节了。
这个步骤就像初步记下建筑的规画，将整体轮廓描绘出来，方便后续制图。
在IC 芯片中，便是使用硬体描述语言(HDL)将电路描写出来。
常使用的 HDL 有Verilog、VHDL 等，藉由程式码便可轻易地将一颗IC 地功能表达出来。
接着就是检查程式功能的正确性并持续修改，直到它满足期望的功能为止。
▲ 32 bits 加法器的Verilog 范例有了电脑，事情都变得容易有了完整规画后，接下来便是画出平面的设计蓝图。
一文看懂半导体制造工艺中的封装技术
一文看懂半导体制造工艺中的封装技术共读好书半导体制造工艺流程半导体制造的工艺过程由晶圆制造（Wafer Fabr ication）、晶圆测试（wafer Probe/Sorting)、芯片封装（Assemble）、测试（T est）以及后期的成品（Finish Goods）入库所组成。
半导体器件制作工艺分为前道和后道工序，晶圆制造和测试被称为前道（Front End）工序，而芯片的封装、测试及成品入库则被称为后道（Back End）工序，前道和后道一般在不同的工厂分开处理。
前道工序是从整块硅圆片入手经多次重复的制膜、氧化、扩散，包括照相制版和光刻等工序，制成三极管、集成电路等半导体元件及电极等，开发材料的电子功能，以实现所要求的元器件特性。
后道工序是从由硅圆片分切好的一个一个的芯片入手，进行装片、固定、键合联接、塑料灌封、引出接线端子、按印检查等工序，完成作为器件、部件的封装体，以确保元器件的可靠性，并便于与外电路联接。
半导体制造工艺和流程晶圆制造晶圆制造主要是在晶圆上制作电路与镶嵌电子元件（如电晶体、电容、逻辑闸等），是所需技术最复杂且资金投入最多的过程。
以微处理器为例，其所需处理步骤可达数百道，而且所需加工机器先进且昂贵。
虽然详细的处理程序是随着产品种类和使用技术的变化而不断变化，但其基本处理步骤通常是晶圆先经过适当的清洗之后，接着进行氧化及沉积处理，最后进行微影、蚀刻及离子植入等反复步骤，最终完成晶圆上电路的加工与制作。
晶圆测试晶圆经过划片工艺后，表面上会形成一道一道小格，每个小格就是一个晶片或晶粒（Die），即一个独立的集成电路。
在一般情况下，一个晶圆上制作的晶片具有相同的规格，但是也有可能在同一个晶圆上制作规格等级不同的晶片。
晶圆测试要完成两个工作：一是对每一个晶片进行验收测试，通过针测仪器（Probe）检测每个晶片是否合格，不合格的晶片会被标上记号，以便在切割晶圆的时候将不合格晶片筛选出来；二是对每个晶片进行电气特性（如功率等）检测和分组，并作相应的区分标记。
半导体IC制造流程
半导体IC制造流程一、晶圆处理制程晶圆处理制程之主要工作为在硅晶圆上制作电路与电子组件（如晶体管、电容体、逻辑闸等），为上述各制程中所需技术最复杂且资金投入最多的过程，以微处理器（Microprocessor）为例，其所需处理步骤可达数百道，而其所需加工机台先进且昂贵，动辄数千万一台，其所需制造环境为为一温度、湿度与含尘量（Particle）均需控制的无尘室（Clean-Room），虽然详细的处理程序是随着产品种类与所使用的技术有关；不过其基本处理步骤通常是晶圆先经过适当的清洗（Cleaning）之后，接着进行氧化（Oxidation）及沈积，最后进行微影、蚀刻及离子植入等反复步骤，以完成晶圆上电路的加工与制作。
二、晶圆针测制程经过Wafer Fab之制程后，晶圆上即形成一格格的小格，我们称之为晶方或是晶粒（Die），在一般情形下，同一片晶圆上皆制作相同的芯片，但是也有可能在同一片晶圆上制作不同规格的产品；这些晶圆必须通过芯片允收测试，晶粒将会一一经过针测（Probe）仪器以测试其电气特性，而不合格的的晶粒将会被标上记号（Ink Dot），此程序即称之为晶圆针测制程（Wafer Probe）。
然后晶圆将依晶粒为单位分割成一粒粒独立的晶粒，接着晶粒将依其电气特性分类（Sort）并分入不同的仓（Die Bank），而不合格的晶粒将于下一个制程中丢弃。
三、IC构装制程IC构装制程（Packaging）则是利用塑料或陶瓷包装晶粒与配线以成集成电路（Integrated Circuit；简称IC），此制程的目的是为了制造出所生产的电路的保护层，避免电路受到机械性刮伤或是高温破坏。
最后整个集成电路的周围会向外拉出脚架（Pin），称之为打线，作为与外界电路板连接之用。
四、测试制程半导体制造最后一个制程为测试，测试制程可分成初步测试与最终测试，其主要目的除了为保证顾客所要的货无缺点外，也将依规格划分IC的等级。
IC制程与封装一些名词
IC制程与封装一些名词IC制程与封装一些名词1、Active parts(Devices) 主动零件指半导体类之各种主动性集成电路器或晶体管,相对另有Passive ﹣Parts被动零件,如电阻器、电容器等.2、Array 排列,数组系指通孔的孔位,或表面黏装的焊垫,以方格交点式着落在板面上(即矩阵式)的数组情形.常见"针脚格点式排列"的插装零件称为PGA(Pin Grid Array),另一种"球脚格点矩阵式排列"的贴装零件,则称为BGA(Ball Grid Array).3、ASIC 特定用途的集成电路器Application-Specific Integrated Circuit,如电视、音响、录放机、摄影机等各种专用型订做的 IC 即是.4、Axial-lead 轴心引脚指传统圆柱式电阻器或电容器,均自两端中心有接脚引出,用以插装在板子通孔中,以完成其整体功能.5、Ball Grid Array 球脚数组(封装)是一种大型组件的引脚封装方式,与QFP的四面引脚相似,都是利用SMT锡膏焊接与电路板相连.其不同处是罗列在四周的"一度空间"单排式引脚,如鸥翼形伸脚、平伸脚、或缩回腹底的J型脚等;改变成腹底全面数组或局部数组,采行二度空间面积性的焊锡球脚分布,做为芯片封装体对电路板的焊接互连工具.BGA是1986年Motorola公司所开发的封装法,先期是以BT 有机板材制做成双面载板(Substrate),代替传统的金属脚架(Lead Frame)对 IC进行封装.BGA最大的好处是脚距 (Lead Pitch)比起 QFP 要宽松很多,目前许多QFP的脚距已紧缩到12.5mil 甚至 9.8mil 之密距 (如 P5 笔记型计算机所用 Daughter Card 上 320 脚 CPU 的焊垫即是,其裸铜垫面上的焊料现采 Super Solder法施工),使得PCB的制做与下游组装都非常困难.但同功能的CPU若改成腹底全面方阵列脚的BGA方式时,其脚距可放松到 50 或60mil,大大舒缓了上下游的技术困难.目前BGA约可分五类,即:(1)塑料载板(BT)的 P-BGA(有双面及多层),此类国内已开始量产.(2)陶瓷载板的C-BGA(3)以TAB方式封装的 T-BGA(4)只比原芯片稍大一些的超小型m-BGA(5)其它特殊BGA ,如Kyocera 公司的D-Bga (Dimpled) ,olin的M-BGA及 Prolinx公司的V-BGA等.后者特别值得一提,因其产品首先在国内生产,且十分困难.做法是以银膏做为层间互连的导电物料,采增层法(Build Up)制做的 V-BGA (Viper) ,此载板中因有两层厚达10mil以上的铜片充任散热层,故可做为高功率(5~6W)大型IC的封装用途.6、Bare Chip Assembly 裸体芯片组装从已完工的晶圆(Water)上切下的芯片,不按传统之IC 先行封装成体,而将芯片直接组装在电路板上,谓之Bare Chip Assembly.早期的COB (Chip on Board)做法就是裸体芯片的具体使用,不过 COB 是采芯片的背面黏贴在板子上,再行打线及胶封.而新一代的 Bare Chip 却连打线也省掉,是以芯片正面的各电极点,直接反扣熔焊在板面各配合点上,称为 Flip Chip 法.或以芯片的凸块扣接在 TAB 的内脚上,再以其外脚连接在 PCB 上.此二种新式组装法皆称为 "裸体芯片" 组装,可节省整体成本约 30% 左右.7、Beam Lead 光芒式的平行密集引脚是指"卷带自动结合"(TAB)式的载体引脚,可将裸体芯片直接焊接在TAB的内脚上,并再利用其外脚焊接在电路板上,这种做为芯片载体的梁式平行密集排列引脚,称为 Beam Lead.8、Bonding Wire 结合线指从 IC 内藏的芯片与引脚整间完成电性结合的金属细线而言,常用者有金线及铝线,直径在 1-2mil之间.9、Bump 突块指各种突起的小块,如杜邦公司一种SSD 制程(Selective Solder Deposit)中的各种Solder Bump 法,即"突块"的一种用途(详见电路板信息杂志第 48 期P.72).又,TAB 之组装制程中,芯片(Chip)上线路面的四周外围,亦做有许多小型的焊锡或黄金"突块"(面积约1μ2 ),可用以反扣覆接在 TAB 的对应内脚上,以完成"晶粒"(Chip)与"载板"(PCB)各焊垫的互连.此"突块"之角色至为重要,此制程目前国内尚未推广.10、Bumping Process凸块制程指在线路完工的晶圆表面,再制做上微小的焊锡凸块(或黄金凸块),以方便下游进行 TAB与Flip Chip等封装与组装制程.这种尺寸在1mm 左右的微小凸块,其制作技术非常困难,国内至今尚未投入生产.11、C4 Chip Joint,C4芯片焊接利用锡铅之共融合金(63/37) 做成可高温软塌的凸球,并定构于芯片背面或线路正面,对下游电路板进行"直接安装"(DCA),谓之芯片焊接.C4为IBM公司二十多年前所开故的制程,原指"对芯片进行可控制软塌的芯片焊接"(Controlled Collapsed Chip Connection),现又广用于P-BGA对主机板上的组装焊接,是芯片连接以外的另一领域塌焊法.12、Capacitance 电容当两导体间有电位差存在时,其介质之中会集蓄电能量,些时将会有"电容"出现.其数学表达方式C＝Q/V,即电容(法拉)＝电量(库伦)/电压(伏特).若两导体为平行之平板(面积A),而相距d,且该物质之介质常数(Dielectric Constant)为ε时,则C＝εA/d.故知当A、d不变时,介质常数愈低,则其间所出现的电容也将愈小.13、Castallation堡型集成电路器是一种无引脚大型芯片(VLSI)的瓷质封装体,可利用其各垛口中的金属垫与对应板面上的焊垫进行焊接.此种堡型 IC 较少用于一般性商用电子产品,只有在大型计算机或军用产品上才有用途.14、Chip Interconnection芯片互连指半导体集成电路(IC)内心脏部份之芯片(Chip),在进行封装成为完整零件前之互连作业.传统芯片互连法,是在其各电极点与引脚之间采打线方式 (Wire Bonding) 进行;后有"卷带自动结合"(TAB)法;以及最先进困难的"覆晶法" (Flip Chip).后者是近乎裸晶大小的封装法(CSP),精密度非常高.15、Chip on Board 芯片黏着板是将集成电路之芯片,以含银的环氧树脂胶,直接贴合黏着在电路板上,并经由引脚之"打线"(Wire Bonding)后,再加以适当抗垂流性的环氧树脂或硅烷(Silicone)树脂,将 COB 区予以密封,如此可省掉集成电路的封装成本.一些消费级的电子表笔或电子表,以及各种定时器等,皆可利用此方式制造.该次微米级的超细线路是来自铝膜真空蒸着(Vacuum Deposit),精密光阻,及精密电浆蚀刻(Plasma Etching)法所制得的晶圆.再将晶圆切割而得单独芯片后,并续使晶粒在定架中心完成焊装(Die Bond)后,再经接脚打线、封装、弯脚成型即可得到常见的IC.其中四面接脚的大型IC(VLSI)又称"Chip Carrier芯片载体",而新式的 TAB 也是一种无需先行封装的"芯片载体".又自SMT 盛行以来,原应插装的电阻器及电容器等,为节省板面组装空间及方便自动化起见,已将其卧式轴心引脚的封装法,更改而为小型片状体,故亦称为片状电阻器 Chip Resistor ,或片状电容器 Chip Capacitor等.又,Chips是指钻针上钻尖部份之第一面切削刃口之崩坏,谓之Chips.16、Chip On Glass晶玻接装(COG) (芯片对玻璃电路板的直接安装)液晶显像器 (LCD) 玻璃电路中,其各ITO(Indium Tin Oxide)电极,须与电路板上的多种驱动IC互连,才能发挥显像的功能.目前各类大型IC仍广采QFP封装方式,故须先将QFP安装在PCB上,然后再用导电胶(如Ag/Pd膏、Ag膏、单向导电胶等) 与玻璃电路板互连结合.新开故的做法是把驱动用大型IC (Driver LSI)的Chip,直接用"覆晶"方式扣装在玻璃板的ITO电极点上,称为COG法,是一很先进的组装技术.类似的说法尚有COF(Chip on Film)等.Conformal Coating 贴护层,护形完成零件装配的板子, 为使整片板子外形受到仔细的保护起见,再以绝缘性的涂料予以封护涂装,使有更好的信赖性.一般军用或较高层次的装配板,才会用到这种外形贴护层.17、Chip 晶粒、芯片、片状各种集成电路(IC)封装体的心脏位置处,皆装有线路密集的晶粒(Dies)或芯片(Chip),此种小型的"线路片",是从多片集合的晶圆(Wafer)上所切割而来.18、Daisy Chained Design菊瓣环设计指由四周"矩垫"紧密排列所组成之方环状设计,如同菊瓣依序罗列而成的花环.常见者如芯片外围之电极垫,或板面各式QFP之焊垫均是.19、Device 电子组件是指在一独立个体上,可执行独立运作的功能,且非经破坏无法再进一步区分其用途的基本电子零件.20、Dicing芯片分割指将半导体晶圆(Wafer),以钻石刀逐一切割成电路体系完整的芯片(Chip)或晶粒(Die)单位,其分割之过程称为Dicing.21、Die Attach晶粒安装将完成测试与切割后的良好晶粒,以各种方法安装在向外互连的引线架体系上(如传统的Lead Frame或新型的 BGA载板),称为"安晶".然后再自晶粒各输出点(Output)与脚架引线间打线互连,或直接以凸块(Bump)进行覆晶法 (Flip Chip)结合,完成 IC的封装.上述之"晶粒安装",早期是以芯片背面的镀金层配合脚架上的镀金层,采高温结合(T. C. Bond)或超音波结合 (U. C. Bond)下完成结合,故称为 Die Bond.但目前为了节省镀金与因应板面"直接晶粒安装"(DCA或COB)之新制程起见,已改用含银导热胶之接着,代替镀金层熔接,故改称为"Die Attach".22、Die Bonding 晶粒接着Die 亦指集成电路之心脏部份,系自晶圆(Wafer)上所切下一小片有线路的"晶粒",以其背面的金层,与定架(Lead Frame)中央的镀金面,做瞬间高温之机械压迫式熔接(Thermo CompressionBonding,T.C.Bonding).或以环氧树脂之接着方式予以固定,称为Die Bond,完成 IC 内部线路封装的第一步.23、Diode 二极管为半导体组件"晶体管"(Transistor)之一种,有两端点接在一母体上,当所施加电压的极性大小不同时,亦将展现不同导体性质.另一种"发光二极管"可代替仪表板上各种颜色的发光点,比一般灯泡省电又耐用.目前二极管已多半改成 SMT 形式,图中所示者即为 SOT-23 之解剖图.24、DIP(Dual Inline Package)双排脚封装体指具有双排对称接脚的零件,可在电路板的双排对称脚孔中进行插焊.此种外形的零件以早期的各式 IC 居多,而部份"网状电阻器"亦采用之.25、Discrete Component 散装零件指一般小型被动式的电阻器或电容器,有别于主动零件功能集中的集成电路.26、Encapsulating 囊封、胶囊为了防水或防止空气影响,对某些物品加以封包而与外界隔绝之谓.27、End Cap 封头指SMD 一些小型片状电阻器或片状电容器,其两端可做为导电及焊接的金属部份,称为End Cap.28、Flat Pack 扁平封装(之零件)指薄形零件,如小型特殊的IC 类,其两侧有引脚平行伸出,可平贴焊接在板面,使组装品的体积或厚度得以大幅降低,多用于军品,是SMT的先河.29、Flip Chip覆晶,扣晶芯片在板面上的反扣直接结合,早期称为 Facedown Bonding,是以凸出式金属接点(如Gold Bump或Solder Bump)做连接工具.此种凸起状接点可安置在芯片上,或承接的板面上,再用C4焊接法完成互连.是一种芯片在板面直接封装兼组装之技术 (DCA或COB).30、Four Point Twisting四点扭曲法本法是针对一些黏焊在板面上的大型QFP,欲了解其各焊点强度如何的一种外力试验法.即在板子的两对角处设置支撑点,而于其它两对角处施加压力,强迫板子扭曲变形,并从其变形量与压力大小关系上,观察各焊点的强度.31、Gallium Arsenide(GaAs) 砷化镓是常见半导体线路的一种基板材料,其化学符号为GaAs,可用以制造高速IC组件,其速度要比以硅为芯片基材者更快.32、Gate Array闸极数组,闸列是半导体产品的基本要素,指控制讯号入口之电极,习惯上称之为"闸".33、Glob Top圆顶封装体指芯片直接安装于板面(Chip-On-Board)的一种圆弧外形胶封体(Encapsulant) 或其施工法而言.所用的封胶剂有环氧树脂、硅树脂(Silicone,又称聚硅酮) 或其等混合胶类.34、Gull Wing Tead 鸥翼引脚此种小型向外伸出的双排脚,是专为表面黏装SOIC 封装之用,系1971 年由荷兰 Philips 公司所首先开发.此种本体与引脚结合的外形,很像海鸥展翅的样子,故名"鸥翼脚".其外形尺寸目前在 JEDEC 的MS-012 及 -013 规范下,已经完成标准化.35、Integrated Circuit(IC) 集成电路器在多层次的同一薄片基材上(硅材),布置许多微小的电子组件(如电阻、电容、半导体、二极管、晶体管等),以及各种微小的互连(Interconnection)导体线路等,所集合而成的综合性主动零件,简称为I.C..36、J-Lead J 型接脚是PLCC(Plastic Leaded Chip Carrier)"塑料晶(芯)片载体"(即VLSI) 的标准接脚方式,由于这种双面接脚或四面脚接之中大型表面黏装组件,具有相当节省板子的面积及焊后容易清洗的优点,且未焊装前各引脚强度也甚良好不易变形,比另一种鸥翼接脚(Gull Wing Lead)法更容易维持"共面性"(Coplanarity),已成为高脚数SMD 在封装(Packaging)及组装(Assembly)上的最佳方式.37、Lead 引脚,接脚电子组件欲在电路板上生根组装时,必须具有各式引脚而用以完成焊接与互连的工作.早期的引脚多采插孔焊接式,近年来由于组装密度的增加,而渐改成表面黏装式 (SMD)的贴焊引脚.且亦有"无引脚"却以零件封装体上特定的焊点,进行表面黏焊者,是为 Leadless 零件.38、Known Good Die (KGD)已知之良好芯片IC之芯片可称为Chip或Die,完工的晶圆 (Wafer)上有许多芯片存在,其等品质有好有坏,继续经过寿命试验后(Burn-in Test亦称老化试验),其已知电性良好的芯片称为 KGD.不过KGD的定义相当分歧,即使同一公司对不同产品或同一产品又有不同客户时,其定义也都难以一致.一种代表性说法是:「某种芯片经老化与电测后而有良好的电性品质,续经封装与组装之量产一年以上,仍能维持其良率在99. 5%以上者,这种芯片方可称KGD」.39、Lead Frame 脚架各种有密封主体及多只引脚的电子组件,如集成电路器(IC),网状电阻器或简单的二极管三极体等,其主体与各引脚在封装前所暂时固定的金属架,称成 Lead Frame.此词亦被称为定架或脚架.其封装过程是将中心部份的芯片(Die,或 Chip 芯片),以其背面的金层或银层,利用高温熔接法与脚架中心的镀金层加以固定,称为Die Bond.再另金线或铝线从已牢固的芯片与各引脚之间予以打线连通,称为 Lead Bond.然后再将整个主体以塑料或陶瓷予以封牢,并剪去脚架外框,及进一步弯脚成形,即可得到所需的组件.故知"脚架"在电子封装工业中占很重要的地位.其合金材料常用者有 Kovar、Alloy 42 以及磷青铜等,其成形的方式有模具冲切法及化学蚀刻法等.40、Lead Pitch脚距指零件各种引脚中心线间的距离.早期插孔装均为100mil的标准脚距,现密集组装SMT的QFP脚距,由起初的 50mil一再紧缩,经 25mil、20mil、16mil、12. 5mil至9.8mil等.一般认为脚距在25mil (0.653mm)以下者即称为密距(Fine Pitch).41、Multi-Chip-Module (MCM) 多芯片(芯片)模块这是从90 年才开始发展的另一种微电子产品,类似目前小型电路板的IC卡或Smart卡等.不过 MCM所不同者,是把各种尚未封装成体的IC,以"裸体芯片"(Bare Chips)方式,直接用传统"Die Bond"或新式的Flip Chip 或TAB 之方式,组装在电路板上.如同早期在板子上直接装一枚芯片的电子表笔那样,还需打线及封胶,称为COB(Chip On Bond)做法.但如今的 MCM 却复杂了许多,不仅在多层板上装有多枚芯片,且直接以"凸块"结合而不再"打线".是一种高层次 (High End) 的微电子组装.MCM的定义是仅在小板面上,进行裸体芯片无需打线的直接组装,其芯片所占全板面积在70%以上.这种典型的MCM共有三种型式即(目前看来以D型最具潜力): MCM-L:系仍采用PCB各种材质的基板(Laminates),其制造设傋及方法也与PCB完全相同,只是较为轻薄短小而已.目前国内能做IC卡,线宽在5mil孔径到10 mil 者,将可生产此类MCM .但因需打芯片及打线或反扣焊接的关系,致使其镀金"凸块"(Bump)的纯度须达99.99%,且面积更小到1微米见方,此点则比较困难.MCM-C:基材已改用混成电路(Hybrid)的陶瓷板(Ceramic),是一种瓷质的多层板(MLC),其线路与Hybrid类似,皆用厚膜印刷法的金膏或钯膏银膏等做成线路,芯片的组装也采用反扣覆晶法.MCM-D:其线路层及介质层的多层结构,是采用蒸着方式(Deposited)的薄膜法,或Green Tape的线路转移法,将导体及介质逐次迭层在瓷质或高分子质的底材上,而成为多层板的组合,此种 MCM-D 为三种中之最精密者.42、OLB(Outer Lead Bond)外引脚结合是"卷带自动结合"TAB(Tape Automatic Bonding)技术中的一个制程站是指TAB 组合体外围四面向外的引脚,可分别与电路板上所对应的焊垫进行焊接,称为"外引脚结合".这种TAB组合体亦另有四面向内的引脚,是做为向内连接集成电路芯片(Chip 或称芯片)用的,称为内引脚接合(ILB),事实上内脚与外脚本来就是一体.故知TAB技术,简单的说就是把四面密集的内外接脚当成"桥梁",而以OLB 方式把复杂的IC芯片半成品,直接结合在电路板上,省去传统IC事先封装的麻烦.43、Packaging封装,构装此词简单的说是指各种电子零件,完成其"密封"及"成型"的系列制程而言.但若扩大延伸其意义时,那幺直到大型计算机的完工上市前,凡各种制造工作都可称之为"Interconnceted Packaging互连构装".若将电子王国分成许多层次的阶级制度时(Hierarchy),则电子组装或构装的各种等级,按规模从小到大将有:Chip(芯片、芯片制造),Chip Carrier(集成电路器之单独成品封装),Card(小型电路板之组装),及Board(正规电路板之组装)等四级,再加"系统构装"则共有五级.44、Passive Device(Component)被动组件(零件)是指一些电阻器(Resistor)、电容器(Capacitor),或电感器(Incuctor)等零件.当其等被施加电子讯号时,仍一本初衷而不改变其基本特性者,谓之"被动零件";相对的另有主动零件(Active Device),如晶体管(Tranistors)、二极管(Diodes)或电子管(Electron Tube)等.45、Photomask光罩这是微电子工业所用的术语,是指半导体晶圆(Wafer)在感光成像时所用的玻璃底片,其暗区之遮光剂可能是一般底片的乳胶,也可能是极薄的金属膜(如铬).此种光罩可用在涂有光阻剂的"硅晶圆片"面上进行成像,其做法与PCB很相似,只是线路宽度更缩细至微米(1~2μm)级,甚至次微米级(0.5μm)的精度,比电路板上最细的线还要小100倍.(1 mil＝25.4μm).46、Pin Grid Array(PGA)矩阵式针脚封装是指一种复杂的封装体,其反面是采矩阵式格点之针状直立接脚,能分别插装在电路板之通孔中.正面则有中间下陷之多层式芯片封装互连区,比起"双排插脚封装体"(DIP)更能布置较多的I/O Pins.附图即为其示意及实物图.47、Popcorn Effect爆米花效应原指以塑料外体所封装的IC,因其芯片安装所用的银膏会吸水,一旦未加防范而径行封牢塑体后,在下游组装焊接遭遇高温时,其水分将因汽化压力而造成封体的爆裂,同时还会发出有如爆米花般的声响,故而得名.近来十分盛行P-BGA的封装组件,不但其中银胶会吸水,且连载板之BT基材也会吸水,管理不良时也常出现爆米花现象.48、Potting铸封,模封指将容易变形受损,或必须隔绝的各种电子组装体,先置于特定的模具或凹穴中,以液态的树脂加以浇注灌满,待硬化后即可将线路组体固封在内,并可将其中空隙皆予以填满,以做为隔绝性的保护,如TAB电路、集成电路,或其它电路组件等之封装,即可采用Potting法.Potting与Encapsulating很类似,但前者更强调固封之内部不可出现空洞(Voids)的缺陷.49、Power Supply电源供应器指可将电功供应给另一单元的装置,如变压器(Transfomer)、整流器(Rectifier)、滤波器(Filter)等皆属之,能将交流电变成直流电,或在某一极限内,维持其输入电压的恒定等装置.50、Preform预制品常指各种封装原料或焊接金属等,为方便施工起见,特将其原料先做成某种容易操控掌握的形状,如将热熔胶先做成小片或小块,以方便称取重量进行熔化调配.或将瓷质IC 熔封用的玻璃,先做成小珠状, 或将焊锡先做成小球小珠状,以利调成锡膏(Solder Paste)等,皆称为Preform.51、 Purple Plague紫疫当金与铝彼此长久紧密的接触,并曝露于湿气以及高温(350℃以上)之环境中时,其接口间生成的一种紫色的共化物谓之Purple Plague.此种"紫疫"具有脆性,会使金与铝之间的"接合"出现崩坏的情形,且此现象当其附近有硅(Silicone)存在时,更容易生成"三元性"(Ternary)的共化物而加速恶化.因而当金层必须与铝层密切接触时,其间即应另加一种"屏障层"(Barrier),以阻止共化物的生成.故在TAB上游的"凸块"(Bumping)制程中,其芯片(Chip)表面的各铝垫上,必须要先蒸着一层或两层的钛、钨、铬、镍等做为屏障层,以保障其凸块的固着力.(详见电路板信息杂志第66期P.55).52、Quad Flat Pack(QFP)方扁形封装体是指具有方型之本体,又有四面接脚之"大规模集成电路器"(VLSI)的一般性通称.此类用于表面黏装之大型IC,其引脚型态可分成J型脚(也可用于两面伸脚的SOIC,较易保持各引脚之共面性Coplanarity)、鸥翼脚(Gull Wing)、平伸脚以及堡型无接脚等方式.平常口语或文字表达时,皆以QFP为简称,亦有口语称为Quad Pack.大陆业界称之为"大型积成块".53、Radial Lead放射状引脚指零件的引脚是从本体侧面散射而出,如各种DIP或QFP等,与自零件两端点伸出的轴心引脚(Axial lead)不同.54、Relay继电器是一种如同活动接点的特殊控制组件,当通过之电流超过某一"定值"时,该接点会断开(或接通),而让电流出现"中断及续通"的动作,以刻意影响同一电路或其它电路中组件之工作.按其制造之原理与结构,而制作成电磁圈、半导体、压力式、双金属之感热、感光式及簧片开关等各种方式的继电器,是电机工程中的重要组件.55、Semi-Conductor半导体指固态物质(例如Silicon),其电阻系数(Resistivity)是介乎导体与电阻体之间者,称为半导体.56、Separable Component Part可分离式零件指在主要机体上的零件或附件,其等与主体之间没有化学结合力存在,且亦未另加保护皮膜、焊接或密封材料(Potting Compound)等补强措施;使得随时可以拆离,称为"可分离式零件".57、Silicon硅是一种黑色晶体状的非金属原素,原子序14,原子量28,约占地表物质总重量比的25%,其氧化物之二氧化硅即砂土主要成份.纯硅之商业化制程,系将SiO2 经由复杂程序的多次还原反应,而得到99.97%的纯硅晶体,切成薄片后可用于半导体"晶圆"的制造,是近代电子工业中最重要的材料.58、Single-In-line Package(SIP)单边插脚封装体是一种只有一直排针柱状插脚,或金属线式插脚的零件封装体,谓之SIP59、Solder Bump焊锡凸块芯片(Chip)可直接在电路板面上进行反扣焊接(Filp Chip on Board),以完成芯片与电路板的组装互连.这种反扣式的COB覆晶法,可以省掉芯片许多先行封装(Package) 的制程及成本.但其与板面之各接点,除PCB需先备妥对应之焊接基地外,芯片本身之外围各对应点,也须先做上各种圆形或方形的微型"焊锡凸块",当其凸块只安置在"芯片"四周外围时称为FCOB,若芯片全表面各处都有凸块皆布时,则其覆晶反扣焊法特称为"Controlled Collapsed Chip Connection"简称C4法.60、Solder Colum Package锡柱脚封装法是IBM公司所开发的制程.系陶瓷封装体C-BGA以其高柱型锡脚在电路板上进行焊接组装之方法.此种焊锡柱脚之锡铅比为90/10,高度约150mil,可在柱基加印锡膏完成熔焊.此锡柱居于PCB与C-BGA之间,有分散应力及散热的功效,对大型陶瓷零件(边长达35mm~64mm)十分有利.61、Spinning Coating自转涂布半导体晶圆(Wafer)面上光阻剂之涂布,多采自转式涂布法.系将晶圆装设在自转盘上,以感光乳胶液小心浇在圆面中心,然后利用离心力(Centrifugal Force)与附着力两者较劲后的平衡,而在圆面上留下一层均匀光阻皮膜的涂布法称之.此法亦可用于其它场合的涂布施工.62、Tape Automated Bonding (TAB)卷带自动结合是一种将多接脚大规模集成电路器(IC)的芯片(Chip),不再先进行传统封装成为完整的个体,而改用TAB 载体,直接将未封芯片黏装在板面上.即采"聚亚醯胺"(Polyimide)之软质卷带,及所附铜箔蚀成的内外引脚当成载体,让大型芯片先结合在"内引脚"上.经自动测试后再以"外引脚"对电路板面进行结合而完成组装.这种将封装及组装合而为一的新式构装法,即称为TAB法.此TAB 法不但可节省IC 事前封装的成本,且对300 脚以上的多脚VLSI,在其采行 SMT 组装而困难重重之际,TAB将是多脚大零件组装的新希望(详见电路板信息杂志第66期之专文).63、Thermocompression Bonding热压结合是IC的一种封装方法,即将很细的金线或铝线,以加温加压的方式将其等两线端分别结合在芯片(芯片)的各电极点与脚架(Lead Frame)各对应的内脚上,完成其功能的结合,称为"热压结合",简称T.C.Bond.64、Thermosonic Bonding热超音波结合指集成电路器中,其芯片与引脚间"打线结合"的一种方法.即利用加热与超音波两种能量合并进行,谓之Thermosonic Bonding,简称TS Bond.。
Wafer制程及IC封装制程
晶圆研磨
• 晶片从背面磨至适当厚度以配合产品结构和封装的需 求。
• 晶圆正面贴上UV tape，再以机械的方式对晶圆研背 面进行研磨，至所需之晶圆厚度，再以紫外线曝照胶 带，使其由晶圆正面剥离取出。
晶圆切割
晶圆安装
切割
晶Байду номын сангаас检查
上片准备
目的：将前段制程加工完成的晶圆上一颗颗晶粒切割
由于晶粒与晶粒之間距很小，而且晶粒又相当脆弱， 因此晶片切割机精度要求相当高，切割的过程中会产生很 多的小粉屑，因此在切割過程中必須不断地用纯水冲洗残 屑，以避免污染到晶粒。
化学气相沉积（CVD）
较为常见的的CVD薄膜有：二氧化硅、氮化硅、多晶硅耐火金属与这类 金属的硅化物
物理气相沉积(PVD)
电化学气相沉积
微影制程
• 原理：在晶片表面上覆上一层感光材料，透过光罩的图形，使晶片表 面的感光材料进行选择性的感光。
• 光学微影技术是一个图案化的制程，用紫外线把光罩设计好的图案转 印在涂布晶圆表面的光阻上。
Wafer制程
2、晶圆制造基本过程 垫底准备并涂上保护层 涂布光阻
光罩 光刻 去光阻
由於 IC 的電路是分多層製作在晶片上，故上述之流程會重複數次
磊晶
（1）晶圆清洗
移除粒子，有机物质，金属，及原生氧化层 避免晶片内电路形成短路或断路的现象
（2）磊晶
在晶圆经过适当的清洗后，送到热炉管内，在含氧的 环境中，以加热氧化的方式在晶圆表面形成一层SiO2层， 增强半导体晶片的工作效能。
总检
目的：在完成封裝动作后，尽管IC之前已通过前段晶圆针測，但为 了确保IC不因前述个封裝流程影响其原有功能，所以必须进行百分 之百的电性功能检验以避免客户拿到不良品。 最终测试（FT）主要是针对封装完成的半导体晶片，再次进行电性 功能测试及各类动作。
半导体IC的制做工艺图解答辩
芯片的制造过程可概分为晶圆处理工序（Wafer Fabrication）、晶圆针测工序（Wafer Probe）、构装工序（Packaging）、测试工序（Initial Test and Final Test）等几个步骤。
其中晶圆处理工序和晶圆针测工序为前段（Front End）工序，而构装工序、测试工序为后段（Back End）工序。
1、晶圆处理工序：本工序的主要工作是在晶圆上制作电路及电子元件（如晶体管、电容、逻辑开关等），其处理程序通常与产品种类和所使用的技术有关，但一般基本步骤是先将晶圆适当清洗，再在其表面进行氧化及化学气相沉积，然后进行涂膜、曝光、显影、蚀刻、离子植入、金属溅镀等反复步骤，最终在晶圆上完成数层电路及元件加工与制作。
2、晶圆针测工序：经过上道工序后，晶圆上就形成了一个个的小格，即晶粒，一般情况下，为便于测试，提高效率，同一片晶圆上制作同一品种、规格的产品；但也可根据需要制作几种不同品种、规格的产品。
在用针测（Probe）仪对每个晶粒检测其电气特性，并将不合格的晶粒标上记号后，将晶圆切开，分割成一颗颗单独的晶粒，再按其电气特性分类，装入不同的托盘中，不合格的晶粒则舍弃。
3、构装工序：就是将单个的晶粒固定在塑胶或陶瓷制的芯片基座上，并把晶粒上蚀刻出的一些引接线端与基座底部伸出的插脚连接，以作为与外界电路板连接之用，最后盖上塑胶盖板，用胶水封死。
其目的是用以保护晶粒避免受到机械刮伤或高温破坏。
到此才算制成了一块集成电路芯片（即我们在电脑里可以看到的那些黑色或褐色，两边或四边带有许多插脚或引线的矩形小块）。
4、测试工序：芯片制造的最后一道工序为测试，其又可分为一般测试和特殊测试，前者是将封装后的芯片置于各种环境下测试其电气特性，如消耗功率、运行速度、耐压度等。
经测试后的芯片，依其电气特性划分为不同等级。
而特殊测试则是根据客户特殊需求的技术参数，从相近参数规格、品种中拿出部分芯片，做有针对性的专门测试，看是否能满足客户的特殊需求，以决定是否须为客户设计专用芯片。
Wafer制程及IC封装制程
化学气相沉积（CVD）
较为常见的的CVD薄膜有：二氧化硅、氮化硅、多晶硅耐火金属与这类 金属的硅化物
物理气相沉积(PVD)
电化学气相沉积
微影制程
• 原理：在晶片表面上覆上一层感光材料，透过光罩的图形，使晶片表 面的感光材料进行选择性的感光。
• 光学微影技术是一个图案化的制程，用紫外线把光罩设计好的图案转 印在涂布晶圆表面的光阻上。
曝光：利用光源透过关罩图案照射在光阻上，以实现图案的转移
显影：将曝光后的光阻层以显影剂将光阻层所转移的图案显示出来
硬烘烤：加强光阻的附着力，以便利于后续的制程
蚀刻制程
• 在半导体制程中，通过蚀刻将封光阻 底下的薄膜或是基材进行选择性的蚀 刻。（将某种材质从晶圆表面上移除 ，留下IC电路结构）
湿式蚀刻 利用化学溶液将未被光阻覆盖的
包装 Pack
晶圆研磨
• 晶片从背面磨至适当厚度以配合产品结构和封装的需 求。
• 晶圆正面贴上UV tape，再以机械的方式对晶圆研背 面进行研磨，至所需之晶圆厚度，再以紫外线曝照胶 带，使其由晶圆正面剥离取出。
晶圆切割
晶圆安装
切割
晶粒检查
上片准备
目的：将前段制程加工完成的晶圆上一颗颗晶粒切割
由于晶粒与晶粒之間距很小，而且晶粒又相当脆弱， 因此晶片切割机精度要求相当高，切割的过程中会产生很 多的小粉屑，因此在切割過程中必須不断地用纯水冲洗残 屑，以避免污染到晶粒。
总检
目的：在完成封裝动作后，尽管IC之前已通过前段晶圆针測，但为 了确保IC不因前述个封裝流程影响其原有功能，所以必须进行百分 之百的电性功能检验以避免客户拿到不良品。 最终测试（FT）主要是针对封装完成的半导体晶片，再次进行电性 功能测试及各类动作。
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晶棒
图片来源：中德公司
IC封装制程
1 2 3
IC封装目的 现有的IC封装型式 IC封装流程
IC封装制程
一、IC封装的目的
• 保护IC • 热的去除 • 讯号传输 • 增加机械性质与可携带性
IC封装制程
二、现有的IC封装型式(1)
IC封装制程
二、现有的IC封装型式(2)
WLCSP封装
投入研三菱电子等。
Tin-Lead：铅锡合金。Tin占85%，Lead占 15%，由于不符合Rohs，目前基本被淘汰
成型
去胶 去纬 去框 成型
（1）去胶（Dejuck）：是 指利用机械磨具将脚间的 费胶去除。即利用冲压的 刀具（Punch）去除介于胶 体（Package）与Dam Bar 之间的多余的溢胶。
成型
（2）去纬（Trimming）：是 指利用机械磨具将脚间金属连 杆切除。 （3）去框（Singulation）： 是指将已完成印章制程之 Lead Frame以冲模的方式将 Tie Bar切除，使Package与 Lead Frame分开，以方便下一 个制程作业。
Wafer制程及IC封装制程
报告人：Wendy
报告内容
前言
Wafer 制程 IC封装制程
前言
IC制程
前道工序 （1）晶圆片制造 （2）晶圆制造
后道工序
（1）晶圆测试 （2）IC芯片封装 及测试
Wafer制程
一、晶圆片制造
1 step
product
硅晶棒
2 step
晶圆片
4 step
切片
3 step
切筋成型
切筋(Trim)：把塑封后的框架状态的制品分割成一个一个的IC 成型(Form)：对Trim后的IC产品进行引脚成型，达到工艺需要求的形 状,放置进Tube或者Tray盘中；
总检
目的：在完成封裝动作后，尽管IC之前已通过前段晶圆针測，但为 了确保IC不因前述个封裝流程影响其原有功能，所以必须进行百分 之百的电性功能检验以避免客户拿到不良品。 最终测试（FT）主要是针对封装完成的半导体晶片，再次进行电性 功能测试及各类动作。
TO:TOP UP (TO92，TO251，TO252，TO263，TO220)
优点：缩小内存模块尺寸 、提升数据传输速度与稳 定性、无需底部填充工艺 等。 符合可携式产品轻薄短小 的特性需求
SOT: Small Outline Transistor
IC封装制程
三、IC封装流程
研磨/切割 Wafer Saw 电镀 Plating 成型 Trim/Form 上片 Die Attach 焊线 Wire Bond 压模 Molding 包装 Pack
微影流程
UV光
HMDS
光刻胶
掩膜版
1. 气相成底膜
2. 旋转涂胶
3. 软烘
4. 对准和曝光
5. 曝光后烘焙
O2
不合格硅片
等离子体 去胶清洗 返工 离子注入
8. 显影后检查
7. 坚膜烘焙
6. 显影
合格硅片
刻蚀
晶圆清洁：去除氧化物、杂质、油脂和水分子
光阻自旋涂布：形成一层厚度均匀的光阻层
软烘烤：使光阻由原来的液态转变成固态的薄膜，并使光阻层对晶片表面的附着力增强 曝光：利用光源透过关罩图案照射在光阻上，以实现图案的转移
印码 Marking
总检 Inspection
晶圆研磨
• 晶片从背面磨至适当厚度以配合产品结构和封装的需 求。 • 晶圆正面贴上UV tape，再以机械的方式对晶圆研背 面进行研磨，至所需之晶圆厚度，再以紫外线曝照胶 带，使其由晶圆正面剥离取出。
晶圆切割
晶圆安装 切割 晶粒检查 上片准备
目的：将前段制程加工完成的晶圆上一颗颗晶粒切割 由于晶粒与晶粒之間距很小，而且晶粒又相当脆弱， 因此晶片切割机精度要求相当高，切割的过程中会产生很 多的小粉屑，因此在切割過程中必須不断地用纯水冲洗残 屑，以避免污染到晶粒。
薄膜保护层形成
为制成不同的元件及集成电路，会在晶片上长不同的薄膜层，这些薄膜 层可分为四类： – 热氧化层(thermal oxide layer) – 介质层(dielectric layer) – 硅晶聚合物(polysilicon layer) – 金属层(metal layer) 薄膜保护层形成技术：化学气相沉积（CVD）、物理气相沉积（PVD）、 电化学气相沉积成膜。
包装
将完全封装好及经过FT测试合格之晶片放入承载盘或者真空塑胶管内， 保证晶片有符合规格之存放环境，并便于后续运输。
Thank you!
电镀
利用金属和化学的方法，在Leadframe的表面
镀上一层镀层，以防止外界环境的影响（潮湿
和热）。并且使元器件在PCB板上容易焊接及 提高导电性。
Before Plating
电镀一般有两种类型：
Pb-Free：无铅电镀，采用的是>99.95% 高纯度的锡（Tin），为目前普遍采用的技术
After Plating
连接晶片与导线架示意图
压模
等离子清洗 模压检查 树脂回温 模压作业 电镀准备 模压后长烤 电镀准备
*为了防止外部环境的冲击，利用EMC把Wire Bonding完成后的产
品封装起来的过程。 EMC（塑封料）为黑色块状，低温存储，使用前需先回温。其特 性为：在高温下先处于熔融状态，然后会逐渐硬化，最终成型。
Wafer制程
二、晶圆制造 光罩
清洗
形成薄膜
微影
蚀刻
热处理
去光阻
扩散/离 子植入
Wafer制程
1、光罩制程
（1）、光罩： 在制作IC的过程中，通过电脑辅助
设计系统的协助，将电路工程师设计的电
路，以电子束或镭射光曝光，将电路刻印 在石英玻璃基板上，此时刻印电路的石英 玻璃基板就称为光罩，晶圆厂通过光罩曝 光将电路转移到晶圆上
显影：将曝光后的光阻层以显影剂将光阻层所转移的图案显示出来
硬烘烤：加强光阻的附着力，以便利于后续的制程
蚀刻制程
• 在半导体制程中，通过蚀刻将封光阻 底下的薄膜或是基材进行选择性的蚀 刻。（将某种材质从晶圆表面上移除 ，留下IC电路结构）
湿式蚀刻
利用化学溶液将未被光阻覆盖的 区域去除 干式蚀刻（电浆蚀刻）
Wafer制程
2、晶圆制造基本过程 垫底准备并涂上保护层 涂布光阻
光罩 光刻
去光阻
由於 IC 的電路是分多層製作在晶片上，故上述之流程會重複數次
磊晶
（1）晶圆清洗
移除粒子，有机物质，金属，及原生氧化层 避免晶片内电路形成短路或断路的现象
（2）磊晶
在晶圆经过适当的清洗后，送到热炉管内，在含氧的 环境中，以加热氧化的方式在晶圆表面形成一层SiO2层， 增强半导体晶片的工作效能。
模压前L/F预热 磨面处理
Before Molding
After Molding
压模过程
焊线完成之导线架预热
置于研磨机之封装模上
封闭封装模
开模
灌胶
印码
laser ink
在产品的正面或背面显示出产品的型号、批次、生产日期、公司的 logo等。 作用：给予IC元件适当之辨识及提供可以追溯生产之记号。
线切割： 损耗少、切 割速度快， 进而可以减 少成本等， 适用于大直 径的晶圆
切割损耗0.6mm
切割损耗0.3mm
Wafer制程
3(1)、研磨 1.晶边研磨 将切割后片状晶圆的边缘以磨具研磨成光滑的圆弧形。 防止边破碎； 避免热应力集中； 使光阻剂于表面均有分布。 3(2).晶片研磨与蚀刻 采用物理与化学的方法，除去切割或边磨所造成的锯痕 或表面破坏层，同时使晶面表面达到可进行抛光处理的 平坦度。
Wafer制程
（2）光罩制造主要流程
电子束或镭射光 光阻 铬膜 空白片 铬膜（线路图） 量测 检验 石英玻璃 去光阻 蚀刻 石英玻璃 曝光 显影液
显影
蚀刻液
Wafer制程
• 光罩品质特性与检验
1.CD值（微距，单位um），一般指光罩图型的线宽大 小 2.图型及佈局确性（Pattern/Layout） 3.缺陷（Defect） 4.叠对性（Overlay）
晶粒座 (die pad)
焊线
等离子清洗 焊线准备 焊线作业
模压准备
模压前检查
焊线检查
*利用高纯度的金线（Au） 、铜线（Cu）或铝线（Al） 把 Pad 和 Lead通过焊接的方法连接起来，以便实现晶 粒之电路讯号与 外部讯号通信
* 焊线检查：焊线断裂，焊线短路、焊线弯曲、焊线损伤 *W/B是封装工艺中最为关键的一部工艺。
出厂准备
研磨
Wafer制程
1、单晶硅晶棒的制作
将多晶硅熔解在石英炉中，然后依靠一根石英棒 慢慢的拉出纯净的单晶硅棒。 CZ 法（Czochralski 法，柴式長晶法） 拉晶时，将特定晶向的晶种，浸入过饱和的纯硅 熔汤中，并同时旋转拉出，硅原子便依照晶种晶向， 乖乖地一层层成长上去，而得出所谓的晶棒 FZ 法（Floating Zone 法，浮融長晶法）
利用电浆离子来攻击晶片表面原 子或是电浆离子与表面原子产生化合 反应来达到移除薄膜的目的。
电浆蚀刻法
反应性离子蚀刻法
扩散/离子植入
• 扩散/离子植入 是电晶体结构中一项相当重要的技术。因为硅晶中一般 须加入电活性杂质原子（如三价的硼、五价的磷或砷）来控制半导体， 形成PN结，改进材料的性质，提供特定的电气特性 扩散 目的：由外来的杂质，使原本单纯的半导体材料的键结形态和能隙产生 变化，进而改变它的导电性 离子植入 杂质经高能量加速后射入晶圆表面，进入未屏障的区域
• 晶圆测试：在完成晶圆制造程序后，为了避免封装材料及后 段设备产能的浪费，在IC封装前进行晶圆针测，以将不良的 晶圆事先排除。 • 方法：利用极为精密的探针与晶片的电性接点（Pad）接触， 通过探针界面卡将测试所需的讯号由测试机送进IC内，对应 的IC输出讯号则传回测试机并依据测试程式来判断晶圆功能 是否符合设计规格。 • 通过晶圆测试的良品便进行下阶段的封装程序，而不合格的 晶粒标上记号并于下一个制程—晶片切割成晶粒后丢弃。