集成电路设计答案 王志功版
CMOS1：4分接器的设计
Data out2(m3)…010l,0101...
Data out3(m2)0010,0010…
Data Ot.1“(mI)…1100,1100…
削87是22Gb/s数据信号输入时凹路输出数据的眦I到,可以看¨i眼倒的展开度仍然很人.但l噪声增加r。
冈为功能IU路的输入输il5之州的耦合会产'I-A、=可预测的结果.田此功能1乜路的输入输jU应腮j^远离。
6.6芯片照片
I刳6.2址水文I:4分接器的芯片J!《{片,芯片几、J为O.7x0.7llam2。表6.2给出了芯片引脚说l如。
幽6.2芯片照片
表6.2芯片引脚说明
符号引脚类型功能VDD S+2,5V电源
Data OUl2
Data0ut3101010 010001 100110 111011
从幽中可以看出,分接器止确地将622Mb/s速率上的输入数据恢复出四路155Mb/s数据输出,这说明分接器的逻辑和时序是止确的。
图8.3是四路输:U数据的眼幽。输入数据是2”.I的伪随机码。输山数据眼图具有足够人的张开度,数据信号近似方波,这表明分接器朽:622Mb/s的速率上l。作性能1F常好,预示着具有获得
-60
尔南人学顺Ij学位论文批八章l:4分接{}}}的芯外测试
幽8.141:4分接器输入数据在2.2Gbls速率上一路550Mb/s输出信号的眼图
8.2结果分析
从在片测试结果中.可以得出结论:在2.5V电源供电下,本文设计的1:4分接器可以在622Mb/s 速率上实现分接功能,功耗仅为68roW;在2.8V电源供电r,本文设计的l:4分接器可以在最高速率2.2Gb/s上实现分接功能.功耗仅为168mW。
集成电路设计岗位招聘笔试题与参考答案(某大型集团公司)
招聘集成电路设计岗位笔试题与参考答案(某大型集团公司)(答案在后面)一、单项选择题（本大题有10小题，每小题2分，共20分）1、在集成电路设计中，以下哪种类型的设计通常负责处理数字逻辑功能？A、模拟集成电路B、数字集成电路C、混合信号集成电路D、射频集成电路2、以下哪种技术用于在集成电路设计中实现晶体管间的连接？A、光刻技术B、蚀刻技术C、键合技术D、离子注入技术3、在CMOS工艺中，P型MOSFET的阈值电压通常会随着温度的升高而：A. 增加B. 减少C. 不变D. 先增加后减少4、下列哪一项不是减少互连延迟的有效方法？A. 使用更细的金属线B. 使用更高介电常数的绝缘材料C. 减少金属层之间的距离D. 使用铜代替铝作为互连线材料5、集成电路设计中，以下哪种工艺主要用于制造CMOS（互补金属氧化物半导体）逻辑电路？A. 双极型工艺B. 金属氧化物半导体工艺C. 双极型/金属氧化物半导体混合工艺D. 双极型/CMOS混合工艺6、在集成电路设计中，以下哪个参数通常用来描述晶体管的开关速度？A. 饱和电压B. 输入阻抗C. 开关时间D. 集成度7、在集成电路设计中，用于描述电路逻辑功能的硬件描述语言不包括以下哪一种？A. VerilogB. VHDLC. C++D. SystemVerilog8、下列选项中，哪一个不是ASIC（专用集成电路）设计流程中的一个阶段？A. 逻辑综合B. 布局布线C. 系统集成D. 物理验证9、以下哪种工艺技术通常用于制造高性能的集成电路？A. 混合信号工艺B. CMOS工艺C. GaN（氮化镓）工艺D. BiCMOS工艺二、多项选择题（本大题有10小题，每小题4分，共40分）1、在CMOS工艺中，关于阱（well）的概念，下列说法正确的有：A. NMOS晶体管通常位于P型阱中B. PMOS晶体管通常位于N型阱中C. N阱用于隔离不同区域的晶体管，防止电流泄露D. P阱可以与N阱共存于同一层硅片上而不会相互影响2、关于集成电路版图设计中的DRC（Design Rule Check）规则，下列哪些陈述是正确的？A. DRC规则是为了确保电路性能优化B. DRC规则定义了最小特征尺寸、最小间距等制造限制C. 违反DRC规则可能会导致制造缺陷，如短路或开路D. DRC规则在所有半导体制造工艺中都是相同的3、关于集成电路设计，以下哪些是典型的电路设计类型？（）A、模拟电路设计B、数字电路设计C、混合信号电路设计D、射频电路设计E、光电子电路设计4、在集成电路设计中，以下哪些因素会影响电路的功耗？（）A、晶体管的工作状态B、电源电压C、电路的复杂度D、芯片的温度E、外部负载5、在集成电路设计过程中，下列哪些技术用于提高电路的性能？A. 使用更先进的制程技术B. 优化电路布局减少信号延迟C. 增加电源电压以提升速度D. 减少电路层数降低制造成本E. 应用低功耗设计方法6、下列哪些是实现CMOS逻辑门时需要考虑的关键因素？A. 输入电平的阈值B. 输出驱动能力C. 功率消耗D. 静态电流消耗E. 电路的工作频率7、以下哪些技术或方法属于集成电路设计中的模拟设计领域？（）A. 信号处理算法B. 逻辑门电路设计C. 模拟电路仿真D. 功耗分析E. 版图设计8、在集成电路设计中，以下哪些步骤是进行版图设计的必要阶段？（）A. 电路原理图设计B. 布局规划C. 逻辑分割D. 布局布线E. 版图检查9、在CMOS工艺中，影响MOSFET阈值电压的因素有哪些？A. 氧化层厚度B. 衬底掺杂浓度C. 栅极材料类型D. 源漏区掺杂浓度E. 温度F. 器件尺寸三、判断题（本大题有10小题，每小题2分，共20分）1、集成电路设计岗位的工程师需要具备扎实的数学基础和电子工程知识。
集成电路设计学习思考题参考答案
集成电路设计学习思考题参考答案参考答案一、概念题：1、微电子学：主要是研究电子或离子在固体材料中的运动规律及应用，并利用它实现信号处理功能的科学，是电子学的分支，其目的是实现电路和系统的集成，这种集成的电路和系统又称为集成电路和集成系统。
2、集成电路：（Integrated Circuit，缩写为IC）是指通过一系列特定的加工工艺，将多个晶体管、二极管等有源器件和电阻、电容器等无源器件，按照一定的电路连接集成在一块半导体单晶片（如硅或GaAs等）或者说陶瓷等基片上，作为一个不可分割的整体执行某一特定功能的电路组件。
3、综合：从设计的高层次向低层次转换的过程，它是在给定了电路应实现的功能和实现此电路的约速条件（如速度、功耗、成本、电路类型等），找到满足上述要求的目标结构的过程。
如果是靠人工完成，通常简单地称之为设计；而依靠EDA 工具自动生成，则称之为综合。
4、模拟验证：指对实际系统加以抽象，提取其模型，输入计算机，然后将外部激励信号施加于此模型，通过观察模型在激励信号作用下的反应，判断该系统是否实现预期的功能。
5、计算机辅助测试（CAT）技术：把测试向量作为测试输入激励，利用故障模拟器，计算测试向量的故障覆盖率，并根据获得的故障辞典进行故障定位的技术。
6、图形转换技术：是指将掩膜板上设计好的图形转移到硅片上的技术，包括光刻与刻蚀技术。
7、薄膜制备技术：指通过一定的工序，在衬底表面生产成一层薄膜的技术，此薄膜可以是作为后序加工的选择性的保护膜，作为电绝缘的绝缘膜，器件制作区的外延层，起电气连接作用的金属膜等。
8、掺杂：是指将需要的杂质掺入特定的半导体区域中以达到改变半导体电学性质，形成PN结、电阻、欧姆接触等各种结构的目的。
9、系统功能设计：是最高一级的设计，主要是指根据所设计系统的要求（包括芯片的功能、性能、尺寸、功耗等），进行功能划分和数据流、控制流的设计，完成功能设计。
10、逻辑设计：是指确定满足一定逻辑功能的由逻辑单元组成的逻辑结构，其输出一般是网表和逻辑图。
集成电路设计基础 课后答案
班级：通信二班姓名：赵庆超学号：200712012977，版图设计中整体布局有哪些注意事项？答：1版图设计最基本满足版图设计准则，以提高电路的匹配性能，抗干扰性能和高频工作性能。
2 整体力求层次化设计，即按功能将版图划分为若干子单元，每个子单元又可能包含若干子单元，从最小的子单元进行设计，这些子单元又被调用完成较大单元的设计，这种方法大大减少了设计和修改的工作量，且结构严谨，层次清晰。
3 图形应尽量简洁，避免不必要的多边形，对连接在一起的同一层应尽量合并，这不仅可减小版图的数据存储量，而且版图一模了然。
4 在构思版图结构时，除要考虑版图所占的面积，输入和输出的合理分布，较小不必要的寄生效应外，还应力求版图与电路原理框图保持一致（必要时修改框图画法），并力求版图美观大方。
8，版图设计中元件布局布线方面有哪些注意事项？答：1 各不同布线层的性能各不相同，晶体管等效电阻应大大高于布线电阻。
高速电路，电荷的分配效应会引起很多问题。
2 随器件尺寸的减小，线宽和线间距也在减小，多层布线层之间的介质层也在变薄，这将大大增加布线电阻和分布电阻。
3 电源线和地线应尽可能的避免用扩散区和多晶硅布线，特别是通过较大电流的那部分电源线和地线。
因此集成电路的版图设计电源线和地线多采用梳状布线，避免交叉，或者用多层金属工艺，提高设计布线的灵活性。
4 禁止在一条铝布线的长信号霞平行走过另一条用多晶硅或者扩散区布线的长信号线。
因为长距离平行布线的两条信号线之间存在着较大的分布电容，一条信号线会在另一条信号线上产生较大的噪声，使电路不能正常工作。
、5 压点离开芯片内部图形的距离不应少于20um，以避免芯片键和时，因应力而造成电路损坏。
《集成电路设计原理》试卷及答案
电科《集成电路原理》期末考试试卷一、填空题1.（1分） 年，第一次观测到了具有放大作用的晶体管。
2．（2分）摩尔定律是指 。
3.集成电路按工作原理来分可分为 、 、 。
4.（4分）光刻的工艺过程有底膜处理、涂胶、前烘、 、 、 、 和去胶。
5.（4分）MOSFET可以分为 、 、 、 四种基本类型。
6.（3分）影响MOSFET 阈值电压的因素有： 、 以及 。
7.（2分）在CMOS 反相器中，V in ，V out 分别作为PMOS 和NMOS 的 和 ； 作为PMOS 的源极和体端， 作为NMOS 的源极和体端。
8．（2分）CMOS 逻辑电路的功耗可以分为 和 。
9.（3分）下图的传输门阵列中5DD V V =,各管的阈值电压1T V V =，电路中各节点的初始电压为0，如果不考虑衬偏效应，则各输出节点的输出电压Y 1= V ，Y 2= V ，Y 3= V 。
DD 13210.（6分）写出下列电路输出信号的逻辑表达式：Y 1= ；Y 2= ；Y 3= 。
AB Y 1AB23二、画图题：（共12分）=+的电路图，要求使用的1．（6分）画出由静态CMOS电路实现逻辑关系Y ABD CDMOS管最少。
2.（6分）用动态电路级联实现逻辑功能Y ABC=,画出其相应的电路图。
三、简答题：（每小题5分，共20分）1.简单说明n阱CMOS的制作工艺流程，n阱的作用是什么？2.场区氧化的作用是什么，采用LOCOS工艺有什么缺点，更好的隔离方法是什么？3.简述静态CMOS 电路的优点。
4.简述动态电路的优点和存在的问题。
四、分析设计题：（共38分1.（12分）考虑标准0.13m μ CMOS 工艺下NMOS 管，宽长比为W/L=0.26/0.13m m μμ，栅氧厚度为2.6ox t nm =，室温下电子迁移率2220/n cm V s μ=，阈值电压T V =0.3V,计算 1.0GS V =V 、0.3DS V =V 和0.9V 时D I 的大小。
集成电路设计(王志功)第三版 第二章复习材料
1、电子系统特别是微电子系统应用的材料有哪几类？三类：导体，半导体，绝缘体。
2、集成电路制造常用的半导体材料有哪些？硅，锗，砷化镓，磷化铟等。
3、为什么说半导体材料在集成电路制造中起着根本性的作用？首先，集成电路通常是制作在半导体衬底材料之上的；同时，集成电路中的基本元件是根据半导体的特性构成的。
4、半导体材料得到广泛应用的原因是什么？①通过掺入杂质可以明显改变半导体的电导率；②当半导体受到外界热的刺激时，其导电能力将发生显著变化（热敏效应）；③光照也可改变半导体的电导率（光敏效应）；④多种由半导体构成的结构中，当注入电流时会发射出光。
5、Si、GaAs、InP三种基本半导体材料中，电子迁移率最高的是哪种？最低的是哪种？最高：GaAs 最低：Si6、在过去40年中，基于硅材料的多种成熟工艺技术有哪些？双极型晶体管（BJT）结型场效应管（J-FET）P型场效应管（PMOS）N型场效应管（NMOS）互补型金属-氧化物-半导体场效应管（CMOS）双极型管CMOS（BiCMOS）等。
7、硅基最先进的工艺线晶圆直径已达到多少？0.13umCMOS工艺制成的CPU运行速度已达多少？300mm（12英寸）；超过2GHz。
8、为什么市场上90%的IC产品都是基于Si工艺的？因为原材料来源丰富，技术成熟，硅基产品保持价格低廉。
9、与Si材料相比，GaAs具有哪些优点？①砷化镓中非平衡少子饱和漂移速率为4×1072cm/(V.s)，大约是硅9×1062cm/(V.s)的4倍，因此可制成更快的器件和IC；②砷化镓导带极小值和价带最大值都出现在布里渊区波矢为0处，而硅的导带最小值在X点，所以在砷化镓中，电子和空穴可直接复合，而硅则不行；③砷化镓中价带与导带之间的禁带为1.43eV，大于硅的1.11eV。
所以稳态时，在300K室温下，砷化镓本征激发中载流子密度（106cm3-）远小于硅（1010cm3-）。
集成电路版图设计习题答案第八章MOS场效应晶体管
集成电路版图设计习题答案第8章 MOS场效应晶体管【习题答案】1．请画出MOS晶体管的结构示意图。
答：2．请简述MOS晶体管各个版图层的作用。
●答：阱层（Well）：阱层定义在衬底上制备阱的区域。
NMOS管制备在P型衬底上，PMOS管制备在N型衬底上。
一块原始的半导体材料，掺入的杂质类型只能有一种，即该衬底不是N型就是P型。
如果不对衬底进行加工处理的话，该衬底只能制备一种MOS晶体管。
CMOS集成电路是把NMOS晶体管和PMOS晶体管制备在同一个硅片衬底上，为了能够制造CMOS集成电路，需要对衬底进行处理，利用掺杂工艺在衬底上形成一个区域，该区域的掺杂类型和衬底的掺杂类型相反，这个区域就称为阱。
●有源区层（Active）：有源区层的作用是在衬底上定义制作有源区的区域，该区域包括源区、漏区和沟道。
在衬底上淀积厚氧化层，利用光刻和刻蚀工艺在衬底上开窗口并把厚氧化层除去就可形成有源区，有源区之外的区域是场区。
显然，MOS管必须而且只能制备在有源区内。
●多晶硅层（Poly）：多晶硅层的作用是定义制作多晶硅材料的区域。
最早的MOS集成电路制造工艺只能制备一层多晶硅，而现在已经有能够制备两层多晶硅的工艺了。
对于双层多晶硅工艺，第一层多晶硅主要用来制作栅极、导线和多晶硅—多晶硅电容的下极板，第二层多晶硅主要用来制作多晶硅电阻和多晶硅－多晶硅电容的上极板。
双层多晶硅工艺具有多晶硅1和多晶硅2这两个版图层。
●P+注入层和N+注入层（P+implant和N+ implant）：P+注入层定义注入P+杂质离子的区域，而N+注入层定义注入N+杂质离子的区域。
由于NMOS晶体管和PMOS晶体管的结构相同，只是源漏区的掺杂类型相反。
同时，有源区层只是定义了源区、漏区和沟道的区域，却没有说明源区和漏区的掺杂类型。
P+注入层和N+注入层说明了注入杂质的类型，也就是说明了有源区的导电类型，实现了NMOS晶体管和PMOS晶体管的区分。
射频集成电路设计基础参考答案
=
C--C---e-2-q-
2
R2
;
而
Ceq
=
C----C-1---1+--C---C--s---s ≈ C----C-1---1-+-C---C--2---2
故有
Rp
≈
C-----1--C-+---1--C-----2
2
R2
以上推导均假设串并转换过程中电路 Q 值足够大 转换前后的电阻值之间仅为 Q2 的关系
yl2 = YL2 ⋅ Z2 = 2 + j0.565
经过 0.15λ 的传输线得到 B 点处的归一化导纳 yb2 ≈ 0.75 – j0.66
(3) B 点处的总导纳 YB = yb1 ⁄ Z1 + yb2 ⁄ Z2 = (1.85 – j1.62)×10–2 对 Z3 归一化得到 yb = 3.7 – j3.24 对应的归一化阻抗为 zb ≈ 0.15 + j0.135 实际阻抗和反射系数为
射频集成电路设计作业 1 参考答案
1. 在阻抗圆图上某一点 z 与圆图中心点 1+j0 连线的延长线上可以找到一点 y, 使得 y 与 z 到中心 点的距离相等 证明 y 点的阻抗读数即为 z 点阻抗所对应的导纳
令 z 点的反射系数为Γz y 点的反射系数为Γy 有Γy = –Γz 而 z 点和 y 点的阻抗分别为
而电容值保持不变
(2) 由 Q2 = ωC2R2 = ω-----C--1--s--R----s Q = ωCpRp = ω-----C----1e--q---R----s 及 Ceq = C----C-1---1+--C---C--s---s 可得
Q = ω-----C----1e--q---R----s = ω-----C--1--s--R----s C-----1--C--+--1--C-----s = Q21 + C-C----1s
数字集成电路设计与系统分析答案
懂得1、Please illustrate the meaning of its voltage transfer characteristic to a logic gate, and describe the static behaviors showed in the voltage transfer characteristic curves.The electrical function of a gate is best expressed by its voltage transfer characteristic (VTC),which plots the output voltage as a function of the input voltage Vout=f(Vin).The high and low nominal voltage Voh and Vol;The gate or switching threshold voltage Vm,that is define as Vm=f(Vm)(The gate threshold voltage presents the midpoint of the switching characteristics,which is obtained when the output of a gate is short circuited to the input);The high and low input voltage Vih and Vil are defined by the point where the gain (=dVout/dVin)of the VTC equals -12、Please draw the voltage transfer characteristic curve of the inverter and label the static operation points in the VTC.3、Please describe the definition of noise margin and its physical significance(物理意义), then draw the figure of definition of noise margins.The noise margins represent the levels of noise that can be sustained(所允许的) when gates are cascaded. A measure of the sensitivity of a gate to noise is given by the noise margins NML(noise margin low) and NMH(noise margin high), which quantize the size of the legal “0” and “1”, respectively, and set a fixed maximum threshold on the noise value4、Please describe the meaning of the regenerative property and the conditions of a gate with regenerative property.A gate with regenerative property ensures that a disturbed signal converges back to a nominal voltage level after passing through a number of logical stages. The VTC should have a transient region (or undefined region) with a gain greater than 1 in absolute value, bordered by the two legal zones, where the gain should be less than 1 in absolute value5、What are the definitions of the fan-out and fan-in properties?The number that can be driven is termed the fan-out of circuit, that denotes the number of load gates N that are connected to the output of the driving gate. The fan-in of a gate is defined as the number of independent input nodes to the gate.6、How to describe the performance of a digital IC? Please illustrate the parameters used to characterize the transient performance of a logic family, and draw the associated figure of the definition of these parP ropagation delay time and rise/fall time can be used to characterize the transient performance of a logic family .Propagation delay time of a gate expresses the delay experienced by a signal when passing through a gate,which represent how quickly the gate responds to the changes at its inputs.Rise/fall time express how fast a signal transits between the different levels. Propagation delay time is defined as the period between the 50%transition points of the input and output signals.Rise/fall time is defined as the period between the 10% and 90% points of the total voltage transition at the output waveforms.1、Illustrate the basic structure and simple operation principle of MOS transistor.Four terminals:source, drain, gate, body; Vertical Structure: gate electrode, insulator, semiconductor substrate; Horizontal Structure: source region, channel region, drain region2、Illustrate the basic function of each terminal of MOS device, and describe the general terminal connections of NMOS and PMOS transistor, respectively.The source and the drain are the electrodes conducting the current. The gate electrode is thecontrolling terminal. The function of the body is secondaryIn NMOS devices, the source is defined as the n+ region which has a lower potential(电势) than the other n+ region, the drain. The source is the terminal with the higher potential in PMOS devices, The body is generally connected to a DC supply that is identical for all devices of the same type (GND for NMOS, VDD for PMOS).3、What does the transition (or input) characteristic of MOS transistor mean? And what conclusions we can find from the characteristic curve?It describes the relationship between the gate-source voltage and the drain-source current with the certain drain-source voltage .When the gate-source voltage is less than the threshold voltage, the conducting current is zero, that is, the NMOS transistor is in cutoff operation. When is larger than, the NMOS transistor is on.4、What does the current-voltage (or output) characteristic of MOS transistor mean? And what conclusions we can find from the I-V characteristic curve?.It describes the relationship between the drain-source voltage and the drain-source current with a certain gate-source voltageVgs > Vt , 0<VDS <VGS -VT : Linear modeThe inversion layer forms a continuous current path between the source and the drain.A drain current proportional to Vds will flow from the drain to the source through the conducting channel. The channel region acts as a voltage-controlled linear resister.5、Describe the operation modes of NMOS and PMOS transistors respectively, and define the corresponding ideal current equations.1、Explain the channel-length modulation, sub-threshold conduction, short-channel effect and narrow-channel effect. And illustrate their corresponding chief impacts on the device.This simple current equation prescribes a linear drain-bias dependence for the current in MOS transistors, determined by the empirical model parameter λ, called the channel-length modulation coefficientOne typical condition, which is due to the two-dimensional nature of channel current flow, is the sub-threshold conduction in small-geometry MOS transistors.As a working definition, a MOS transistor is called a short-channel device if its channel length is on the same order of magnitude as the depletion region thicknesses of the source and drain junctions.The short-channel effects that arise in this case are attributed to two physical phenomena: the limitations imposed on electron drift characteristics in the channel; the modification of the threshold voltage due to the shortening channel lengthMOS transistor that have channel widths on the same order of magnitude as the maxium depletion region thickness are defined as narrow channel devices.For MOSFET with small channel widths,the actual threshold voltage increases as a result of this extra depletion charge of the fringe depletion region.This fact is called narrow channel effect.2、Describe the three main components of the load capacitanceCL, when a logic gate is driving other fan-out gates. And sketch the capacitance model of NMOS transistor.Gate capacitances (of other inputs connected to out)Diffusion(or junction) capacitances (of drain/source regions)Routing capacitances (output to other inputs)1,Describe the basic structure and operation of a static CMOS inverter. Then draw theassociated transistor schematicThis structure consists of an enhancement-type NMOS transistor and an enhancement-type PMOS transistor, operating in complementary mode. So this configuration is called Complementary MOS (CMOS). The gate terminals of the PMOS and NMOS transistors are connected to form the inverter input. The drain terminals of the PMOS and NMOS transistors are connected to form the inverter output. The source and the substrate of the NMOS transistor are connected to the ground, while the source and body of PMOS transistor are connected to VDD The circuit topology is complementary push-pull in the sense that: For high input the NMOS transistor drives (pulls down) the output node while the PMOS transistor acts as the load, and for low input the PMOS transistor drives (pulls up) the output node while the NMOS transistor acts as the load.When the input is at VDD: The NMOS is on (conducting) while the PMOS is off (cut-off). A direct path exists between Vout and the ground node, resulting in a steady-state value of 0V at the output. When the input is at ground:The NMOS is off while the PMOS is on. A direct path exists between VDD and Vout, yielding a high output voltage (equal to VDD).Static CMOS logic:structure:The static CMOS style is really an extension of the static CMOS inverter to multiple inputs. A logic function in static CMOS must be implemented in both NMOS and PMOS transistors. It is the combination of the pull-up network(PUN) and the pull-down network(PDN). Each input always connects to PUN and PDN simultaneously. The function of the PUN is to provide a connection between the output and VDD anytime the output of the logic gate is meant to be 1 (based on the inputs). The function of the PDN is to connect the output to VSS when the output of the logic gate is meant to be 0.Opreation: The pull-down net should be “on” when the pull-up net is “off” and vice versa. For any given input combination, the output is connected either to VDD or to ground via a low-resistance path. A DC current path between the VDD and ground is not established for any of the input combinations. With the complementary nature of NMOS and PMOS, the pull-up or the pull-down is “on” alternately to implement the logic operation.Discuss the main problems for high fan-in static CMOS gates and the associated techniques for fast complex gates.tpHL = 0.69 Reqn(C1+2C2+3C3+4CL); Propagation delay deteriorates(恶化) rapidly as a function of fan-in quadratically in the worst case, Gates with a fan-in greater than 4 become excessively slow and must be avoided.tPLH increases linearly due to the linearly increasing value of the diffusion capacitance;tPHL increase quadratically due to the simultaneous increase the resistance and internal capacitance in serial part.Transistor sizing: as long as fan-out capacitance dominatesProgressive transistor sizing: This approach reduces the dominant resistance, while keeping the increase in capacitance within boundsTransfer gate:Configuration:The source and drain nodes serve as inputs and outputs, while the gate node serves as the control input, the body node is connected to the power/ground Operation: For NMOS transfer gate,it turns on while the gate control terminal goes high, and the input signal will be delivered to the output node; it turns off while the gate control terminal goes low, and the output node will be impedance.CMOS transmission gate:Configuration: The CMOS transmission gate consists of one NMOS and one PMOS transistor, with the source and drain connected in parallel; The gate voltages appliedto these two transistors are also set to be complementary signals. The substrate terminal of the NMOS transistor is connected to ground and the substrate terminal of the PMOS transistor is connected to Vdd.Operation: If the control signal C is logic-high (equal to Vdd), then both transistors are turned on and provide a low-resistance current path between the input and output nodes. If the control signal C is logic-low, then both transistors will be off, and the path between the input and output nodes will be in the high-impedance state. The weakness of one device is overcome by the strength of the other device, whether the output is transmitting a high or low value. This is a clear advantage of the CMOS transfer gate over the single transistor counterpart.DCVLS:Operation: Assume now that, for a given set of inputs, PDN1 conducts while PDN2 does not, and that Out and out are initially high and low, respectively. Turning on PDN1: Causes Out to be pulled down (below VDD−|VTP |); Out is in a high impedance state, as M2 and PDN2 are both turned off. At the point M2 turns on and starts charging out非to VDD — eventually turning off M1; This in turn enables Out to discharge all the way to GND.XOR/XNOR: When the signals A and B have the same values, there is one conducting path either AB or A非B非; Then the output F is pulled down;At the same time, the other pull-down paths connected to the F非are both turned off. When F is pulled down below VDD−|VTP |, M2 t urns on and starts charging F非to VDD —eventually turning off M1 and pulling down F to Gnd. When the signals A and B have the different values, there is one conducting path either AB非or A非B; Then the output F非is pulled down; At the same time, the other pull-down paths connected to the F are both turned off. When F非is pulled down below VDD−|VTP |, M1 turns on and starts charging F to VDD —eventually turning off M2 and pulling down F非to Gnd.Precharge-Evaluate dynamic CMOS:Operation: Precharge (when the clock signal Φ= 0)：The PMOS precharge transistor MP is conducting while the complementary NMOS transistor MN is off. The output load capacitance is precharged to VDD by MP, then VOH=VDD；The input voltages have no influence yet upon the output level since the complementary NMOS transistor MN is off. Evaluate (when the clock signal Φ=1)：The precharge transistor MP turns off while the NMOS evaluate transistor MN turns on. The output node voltage may now remain at the logic-high level or drop to a logic low, depending on the input voltage levels: If the input signals create a conducting path between the output node and the ground, PDN is on, and the output capacitance will discharge toward VOL=0;Otherwise, when PDN is off, the output voltage remains at VOH= VDD.Domino dynamic CMOS logic:When Φ=0, during precharge: The output of the n-type dynamic gate is charged up to VDD, and the output of the inverter is set to 0. When Φ=1, during evaluation: The dynamic gate conditionally discharges, and there are two possibilities: The output node of the dynamic CMOS stage is either discharged to a low level through the NMOS circuitry (1 to 0 transition), or it remains high. Consequently, the inverter output voltage can also make at most one transition during the evaluation phase, from 0 to 1.TSPC dynamic CMOS logic:Configuration:If one constrains a NORA stage to have only n-precharge gates, and not static gates, then a p-channel transistor can be eliminated from the clocked latch; The dynamic circuit technique to be presented in that it uses only one-phase clock signal, so no clock skew problem exists. The NORA design style can be simplified so that a single clock is sufficient. For the doubled n-C2MOS latch, when φ= 1, the latch is in the transparent evaluate mode and corresponds to 2 cascaded inverters (non-inverting); For the doubled n-C2MOS latch, when φ= 0, both inverters are disabled (hold mode) -- only the pull-up network is still active.Pipelined NORA dynamic CMOS system:Configuration: Consists of an np-CMOS logic sequence and a clocked CMOS output buffer; A pipelined system can be constructed by simply cascading alternating φ-section and φ -section, meaning that evaluation occurs during active φ and φ respectively;Operation:φ=0, during hold mode :N block performs the precharge operation and pulls node Out1 up to VDD through the p-type device Mp1, while p block performs the discharge operation and pulls the node Out2 down to zero through the n-type device Mn2; The clocked CMOS latch will not be in operation and the previous output voltage will be stored on the output load capacitor CL. φ=1, during evaluate mode:All cascaded NMOS and PMOS blocks evaluate output levels one after the other, and then the signal Out2 will be inversed to the output node by the clocked CMOS latch in operation;Operation Mode: Evaluate―Hold: All logic stages perform the precharge-discharge operation when the clock is high, and all stages evaluate output levels when the clock is low. Therefore, wewill call this circuit a section, meaning that evaluation occurs during active .Clocked CMOS dynamic circuit:Basic Structure:A pair of PMOS and NMOS transistors controlled by the complementary clock signals are cascaded in the pullup and pulldown paths of the static CMOS gate, respectively, then a CMOS logic gate can be synchronized with a clock. Operation: φ=1, during evaluation mode：The transistors Mp1 and Mp2 are both turned on, then this gate can evaluate normally as a CMOS inverter to generate the logic output In非; φ=0 , during hold mode: Both transistors Mp1 and Mp2 are off, decoupling the output from the input. The CMOS circuit cannot conduct and evaluate, then the output Q retains its previous value stored on the output capacitor CL.Sequential logic:Virtually all useful systems require storage of state information, leading to another class of circuits called sequential logic circuits. In these circuits, the output not only depends upon the current values of the inputs, but also upon preceding output values. In other words, a sequential circuit remembers some of the past history of the system; A sequential circuit consists of a combinational circuit and a memory block in the feedback loop.Combination logic:In all logic circuits described so far, the output is directly related to the input. Typically, there are no feedback loops between the output and the input in these circuits (also classified as non-regenerative circuits), so the outputs are always a logical combination of the inputs. As a class, these circuits are known as combinational logic circuits. Combinational logic circuits, described earlier, have the property that the output of a logic block is only a function of the current input values, assuming that enough time has elapsed for the logic gates to settle. Static storage:preserve state as long as the power is on;are built using positive feedback or regeneration with an intentional connection between the output and the input;useful when updates are infrequent (clock gating)Dynamic storage:store state on parasitic capacitors;only hold state for short periods of time (milliseconds);require periodic refresh to annihilate charge leakage;usually simpler, so higher speed and lower power;useful in datapath circuits that require high performance levels and are periodically clockedLatch: level sensitive circuit that passes inputs to Q when the clock is high (or low);input sampledon the falling edge of the clock is held stable when clock is low (or high)Register or Flip-flops (edge-triggered): edge sensitive circuits that only sample the inputs on a clock transitionpositive edge-triggered: 0- 1negative edge-triggered: 1 -0built using latches (e.g., master-slave flip-flops)。
第七章 MOS管模拟集成电路设计基础
2. 以多晶硅作为下极板的MOS电容器 以多晶硅作电容器下极板所构造的MOS电容器是无极性电
容器，如下图所示。这种电容器通常位于场区，多晶硅下极板 与衬底之间的寄生电容比较小。
（a）金属做上极板 （b）多晶硅做上极板 图7.2.3 多晶硅为下极板的MOS电容器结构
3.薄膜电容器 在某些电路中，需用较大的电容或对电容有某些特殊要求，
7.2 MOS模拟集成电路中的基本元器件
7.2.1 模拟集成电路中电阻器----无源电阻和有源电阻
1. 掺杂半导体电阻 (1)扩散电阻
所谓扩散电阻是指采用热扩散掺杂的方式构造而成的电阻。 这是最常用的电阻之一，工艺简单且兼容性好，缺点是精度稍 差。 (2)离子注入电阻
同样是掺杂工艺，由于离子注入工艺可以精确地控制掺杂 浓度和注入的深度，并且横向扩散小，因此，采用离子注入方 式形成的电阻的阻值容易控制，精度较高。
社，2004年5月（21世纪高等学校电子信息类教材）.
第七章 MOS管模拟集成电路设计基础 7.1 引言
1、采用数字系统实现模拟信号处理 现实世界中的各种信号量通常都是以模拟信号的形式出现
的，设计一个电路系统的基本要求，就是采集与实现系统功能 相关的模拟信号，按系统的功能要求对采集的信号进行处理， 并输出需要的信号（通常也是模拟量）。
1、电流偏置电路
在模拟集成电路中，电流偏置电路的基本形式是电流
镜。所谓的电流镜是由两个
或多个并联的相关电流
支路组成，各支路的电
流依据一定的器件比例
关系而成比例。
Hale Waihona Puke 1) NMOS基本电流镜NMOS基本电流镜
由两个NMOS晶体管组 成，如图7.3.1所示。
图7.3.1 NMOS基本电流镜
(整理)集成电路设计习题答案1-5章
CH11．按规模划分，集成电路的发展已经经历了哪几代？它的发展遵循了一条业界著名的定律，请说出是什么定律？晶体管-分立元件-SSI-MSI-LSI-VLSI-ULSI-GSI-SOC。
MOORE定律2．什么是无生产线集成电路设计？列出无生产线集成电路设计的特点和环境。
拥有设计人才和技术，但不拥有生产线。
特点：电路设计，工艺制造，封装分立运行。
环境：IC产业生产能力剩余，人们需要更多的功能芯片设计3．多项目晶圆（MPW）技术的特点是什么？对发展集成电路设计有什么意义？MPW：把几到几十种工艺上兼容的芯片拼装到一个宏芯片上，然后以步行的方式排列到一到多个晶圆上。
意义：降低成本。
4．集成电路设计需要哪四个方面的知识？系统，电路，工具，工艺方面的知识CH21．为什么硅材料在集成电路技术中起着举足轻重的作用 ?原材料来源丰富，技术成熟，硅基产品价格低廉2．GaAs和InP材料各有哪些特点? P10,11 3．怎样的条件下金属与半导体形成欧姆接触？怎样的条件下金属与半导体形成肖特基接触？接触区半导体重掺杂可实现欧姆接触，金属与掺杂半导体接触形成肖特基接触4．说出多晶硅在CMOS工艺中的作用。
P13 5．列出你知道的异质半导体材料系统。
GaAs/AlGaAs, InP/ InGaAs, Si/SiGe, 6．SOI材料是怎样形成的，有什么特点?SOI绝缘体上硅，可以通过氧隔离或者晶片粘结技术完成。
特点：电极与衬底之间寄生电容大大减少，器件速度更快，功率更低7. 肖特基接触和欧姆型接触各有什么特点？肖特基接触：阻挡层具有类似PN结的伏安特性。
欧姆型接触：载流子可以容易地利用量子遂穿效应相应自由传输。
8. 简述双极型晶体管和MOS晶体管的工作原理。
P19,21CH31．写出晶体外延的意义，列出三种外延生长方法，并比较各自的优缺点。
意义：用同质材料形成具有不同掺杂种类及浓度而具有不同性能的晶体层。
外延方法:液态生长，气相外延生长，金属有机物气相外延生长2．写出掩膜在IC制造过程中的作用，比较整版掩膜和单片掩膜的区别，列举三种掩膜的制造方法。
集成电路设计基础_华中科技大学中国大学mooc课后章节答案期末考试题库2023年
集成电路设计基础_华中科技大学中国大学mooc课后章节答案期末考试题库2023年1.画小信号等效电路时，恒定电流源视为。
答案:开路2.模拟集成电路设计中可使用小信号分析方法的是。
答案:增益3.模拟集成电路设计中可使用大信号分析方法的是（）。
答案:输出摆幅4.题1-1-1 中国高端芯片联盟正式成立时间是：。
答案:2016年7月5.题1-1-2 如下不是集成电路产业特性的是：。
答案:低风险6.题1-1-3 摩尔定律是指集成电路上可容纳的晶体管数目，约每隔：个月便会增加一倍，性能也将提升一倍。
答案:187.MOS管的小信号模型中，体现沟长调制效应的参数是（）。
答案:8.工作在饱和区的MOS管，可以被看作是一个。
答案:电压控制电流源9.下图中的MOS管工作在区（假定Vth=0.7V）。
【图片】答案:饱和区10.一个MOS管的本征增益表述错误的是。
答案:与MOS管电流无关11.工作在区的MOS管，其跨导是恒定值。
答案:饱和12.MOS管中相对最大的寄生电容是。
答案:栅极氧化层电容13.MOS管的小信号输出电阻【图片】是由MOS管的效应产生的。
答案:沟长调制14.题1-1-4 摩尔定律之后，集成电路发展有三条主线，以下不是集成电路发展主线的是：。
答案:SoC15.题1-1-5 单个芯片上集成约50万个器件，按照规模划分，该芯片为：。
答案:VLSI16.题1-1-6 年发明了世界上第一个点接触型晶体管。
答案:194717.题1-1-7 年发明了世界上第一块集成电路。
答案:195818.题1-1-8 FinFET等多种新结构器件的发明人是：。
答案:胡正明19.题1-1-9 集成电路代工产业的缔造者：。
答案:张忠谋20.题1-1-10 世界第一块集成电路发明者：。
答案:基尔比21.MOS管一旦出现现象，此时的MOS管将进入饱和区。
答案:夹断22.MOS管从不导通到导通过程中，最先出现的是。
答案:耗尽23.在CMOS模拟集成电路设计中，我们一般让MOS管工作在区。
集成电路设计岗位招聘笔试题及解答(某大型国企)2024年
2024年招聘集成电路设计岗位笔试题及解答(某大型国企)(答案在后面)一、单项选择题（本大题有10小题，每小题2分，共20分）1、集成电路设计的主要目的是实现以下哪种功能？A、数据存储B、数据传输C、信号放大D、逻辑运算2、在CMOS工艺中，以下哪一项不是晶体管的工作状态？A、线性放大区B、饱和区C、截止区D、存储区3、在CMOS逻辑电路中，当输入信号从低电平变为高电平时，NMOS晶体管的工作状态会如何变化？A. 从导通变为截止B. 保持导通C. 从截止变为导通D. 保持截止4、在数字集成电路中，同步复位与异步复位的主要区别在于：A. 同步复位只在时钟边沿有效，而异步复位则与时钟无关。
B. 异步复位比同步复位更节省电力。
C. 同步复位需要额外的外部信号来触发。
D. 异步复位可以实现更快的数据处理速度。
5、集成电路设计中，以下哪种类型的逻辑门在数字电路中应用最为广泛？A. OR门B. AND门C. NOT门D. XOR门6、在集成电路设计中，以下哪个术语用于描述在模拟电路中，由于温度、电源电压等因素变化而导致的电路性能变化？A. 时钟抖动B. 静态功耗C. 温度系数D. 信号完整性7、在CMOS工艺中，哪种场效应管使用最为广泛？A、NMOS管B、PMOS管C、NMOS2管D、CMOS管8、在高速运算电路中，如何减小延迟时间？A、增加晶体管尺寸B、降低电源电压C、优化布局布线D、提高环境温度9、题目：下面哪个选项描述的是集成电路设计中常见的半导体材料？A. 硅和锗B. 钨和钼C. 氮气和氢气D. 金和银 10、题目：在集成电路设计中，下面哪个术语描述的是电路中模拟信号转换为数字信号的过程？A. 编译器B. 读取操作C. 模数转换（A/D转换）D. 命令二、多项选择题（本大题有10小题，每小题4分，共40分）1、关于CMOS逻辑门电路的描述，哪些是正确的？（多选）A. CMOS逻辑门在静态情况下几乎不消耗电流。
集成电路版图设计习题答案第二章集成电路制造工艺
集成电路版图设计习题答案第2章 集成电路制造工艺【习题答案】1．硅片制备主要包括（直拉法）、（磁控直拉法）和（悬浮区熔法）等三种方法。
2．简述外延工艺的用途。
答：外延工艺的应用很多。
外延硅片可以用来制作双极型晶体管，衬底为重掺杂的硅单晶（n +），在衬底上外延十几个微米的低掺杂的外延层（n ），双极型晶体管（NPN ）制作在外延层上，其中b 为基极，e 为发射极，c 为集电极。
在外延硅片上制作双极型晶体管具有高的集电结电压，低的集电极串联电阻，性能优良。
使用外延硅片可以解决增大功率和提高频率对集电区电阻要求上的矛盾。
图 外延硅片上的双极型晶体管集成电路制造中，各元件之间必须进行电学隔离。
利用外延技术的PN 结隔离是早期双极型集成电路常采用的电隔离方法。
利用外延硅片制备CMOS 集成电路芯片可以避免闩锁效应，避免硅表面氧化物的淀积，而且硅片表面更光滑，损伤小，芯片成品率高。
外延工艺已经成为超大规模CMOS 集成电路中的标准工艺。
3．简述二氧化硅薄膜在集成电路中的用途。
答：二氧化硅是集成电路工艺中使用最多的介质薄膜，其在集成电路中的应用也非常广泛。
二氧化硅薄膜的作用包括：器件的组成部分、离子注入掩蔽膜、金属互连层之间的绝缘介质、隔离工艺中的绝缘介质、钝化保护膜。
4．为什么氧化工艺通常采用干氧、湿氧相结合的方式？答：干氧氧化就是将干燥纯净的氧气直接通入到高温反应炉内，氧气与硅表面的原子反应生成二氧化硅。
其特点：二氧化硅结构致密、均匀性和重复性好、针孔密度小、掩蔽能力强、与光刻胶粘附良好不易脱胶；生长速率慢、易龟裂不宜生长厚的二氧化硅。
湿氧氧化就是使氧气先通过加热的高纯去离子水（95℃），氧气中携带一定量的水汽，使氧化气氛既含有氧，又含有水汽。
因此湿氧氧化兼有干氧氧化和en +SiO 2n -Si 外延层 n +Si 衬底水汽氧化的作用，氧化速率和二氧化硅质量介于二者之间。
实际热氧化工艺通常采用干、湿氧交替的方式进行。
集成电路设计基础作业题解答（1～4）
集成电路设计基础作业题解答（1～4）第⼀次作业：1、为什么PN 结会有单向导电性？答PN 结是由P 型半导体和N 型半导体结合在⼀起形成的。
P 型半导体多⼦是空⽳，N 型半导体多⼦是电⼦。
当形成PN 结后由于载流⼦的浓度差，电⼦会向P 型侧扩散，空⽳会向N 型侧扩散。
随着扩散的进⾏，会在接触处形成⼀定厚度的空间电荷区，电荷区中的正负离化中⼼形成内建电场。
随着空间耗尽区的扩展和内建电场的增强，电场作⽤下的漂移得到加强，扩散随之减弱，最后漂移电流和扩散电流达到平衡。
若给PN 结两端加上正电压，外加电场将会削弱内建电场从⽽加强扩散削弱漂移，此时扩散电流电流⼤于漂移电流从⽽形成正向导通电流。
当PN 结加上反向偏压后，外加电场和内建电场同向，此时扩散进⼀步收到抑制，漂移得到加强。
但漂移的少数载流⼦⾮常少，所以没能形成⼤的反向导通电流。
这就是PN 结的单向导电性。
2、为什么半导体掺杂后导电能⼒⼤⼤增强答：本征半导体在常温情况下由于热激发产⽣的空⽳电⼦对浓度⼤约在1010量级。
⽽在常温下本征半导体的导电能⼒⾮常弱。
当掺⼊B 或P 等杂质后，在常温下的掺杂杂质基本全部离化，杂质的离化⽽会在价带或导带产⽣⼤量的能做共有化运动的空⽳或电⼦。
在杂质没有补偿的情况下，载流⼦浓度近似等于杂质浓度，半导体掺杂后n,p ⼤⼤增加。
根据电导率σ=nqµ(n)+pqµ(p)可知，掺杂半导体的电导率⼤⼤增加，即导电能⼒明显增强。
3、为什么晶体管有放⼤作⽤？答：我们定义晶体管集电极电流和基极电流的⽐值为晶体管放⼤倍数。
只有当晶体管处于放⼤状态时才具有线性放⼤能⼒。
当BE 结正偏，BC 结反偏时管⼦处于放⼤状态。
因为发射极⾼掺杂，在BE 正向导通时，发射极的⼤量电⼦（以NPN 管为例）扩散到基区。
基区空⽳扩散到发射极，⽽基区浓度远⽐发射极来得低，所以电⼦扩散电流占主要部分。
因为基区很薄且载流⼦寿命很长，到达基区的电⼦只有⼀⼩部分和基区注⼊得空⽳复合，绝⼤部分要在反偏的集电结内建电场作⽤下⽽漂移到集电极。
集成电路版图设计习题答案第一章半导体器件理论基础
集成电路版图设计习题答案第1章半导体器件理论基础【习题答案】1．如何理解本征半导体和掺杂半导体材料的导电机理。
答：本征半导体就是一块没有杂质和缺陷的半导体，其晶格结构是完美的，在其内部除了硅原子外没有其它任何原子，因此是纯净的。
在绝对零度附近，本征半导体的共价键是完整的、饱和的，无本征激发，自然没有电子和空穴；当温度升高时，本征激发过程产生了电子和空穴，这些本征载流子的浓度虽然很低，但仍然可以导电。
在杂质半导体材料中，由于掺入杂质的数量远大于硅的本征载流子浓度，因此这些半导体材料的导电性不是由本征激发产生的载流子决定，而是受控于材料中所掺入的杂质（包括杂质的数量和类型）。
在半导体中可以掺入各种各样的杂质，但为了更好的控制半导体材料的导电性，通常掺入元素周期表中的III、V族元素。
杂质半导体的导电能力通常高于本征半导体。
2．如何理解空穴的导电机理。
答：空穴的导电作用如下图所示。
在下图中，位置（1）有一个空穴，它附近的价键上的电子就可以过来填补这个空位，例如从位置(2)跑一个价键电子到位置(1)去，但在位置（2）却留下了一个空位，相当于空穴从位置(1)移动到位置(2)去了。
同样，如果从位置(3)又跑一个电子到位置(2)去，空穴就又从位置(2)跑到位置(3)，……。
如果用虚线箭头代表空穴移动的方向，实线箭头代表价键电子移动的方向，就可以看出，空穴的移动可以等效于价键电子在相反方向的移动。
图空穴的导电作用3．简述PN结的结构与导电特性。
答：在一块半导体材料中，如果一部分是N型区，另一部分是P型区，那么在N型区和P型区的交界面处就形成了PN结（简称为结）。
当P型区和N型区相接触时，一些空穴就从P型区扩散到N型区中。
同样，一些电子也从N型中扩散到P型区中。
扩散的结果是在N型区和P型区的交界面处的两侧形成了带正、负电荷的区域，称为空间电荷区。
在空间电荷区内由于存在正负离子将形成电场，这个电场称为自建电场，电场的方向从N型区指向P型区。
《集成电路设计(第2版)》习题答案10-12章
第11章
1. 简述VLSI 设计的一般流程和涉及的问题。 典型的设计流程被划分成三个综合阶段：高层综合、逻辑综合和物理综合。 高层综合也称行为级综合， 它是将系统的行为、 各个组成部分的功能及输入和输出， 用硬件描述语言HDL（如VHDL和Verilog）加以描述，然后进行行为级综合，同时通过高 层次硬件仿真进行验证。 逻辑综合将逻辑级行为描述转化成使用门级单元的结构描述（门级结构描述称为网 表描述），同时还要进行门级逻辑仿真和测试综合。 物理综合也称版图综合，它的任务是将门级网表自动转化成版图。这时对每个单元 确定其几何形状、大小及位置，确定单元间的连接关系。
特点： （1）RAM随机存储器又称为读写存储器，可以“随时”进行读、写操作。RAM必须保持供 电，否则其保存的信息将消失。 DRAM: DRAM单元数据必须周期性地进行读出和重写(刷新)，即使存储阵列中没有存储 数据也要如此。由于DRAM 成本低、密度高，因此在PC、大型计算机和工作站中广泛用做主 存储器。 SRAM：SRAM只要不掉电，即使不刷新，数据也不会丢失。由于SARM存取速度高、功耗 低，因此主要作为微处理器、大型机、工作站以及许多便携设备的高速缓冲存储器。 （2） ROM只读存储器在正常运行中只能够对已存储的内容进行读取， 而不允许对存储 的数据进行修改。ROM存储器数据不易丢失，即使在掉电和不刷新的情况下，所存数据也会 保存完好。 掩膜ROM的数据在芯片生产时用光电掩膜写入，其电路简单，集成度高，大批量生产 时价格便宜。 在可编程ROM中， 熔丝型ROM中的数据是通过外加电流把所选熔丝烧断而写入的， 一旦写入后数据就不能再进行擦除和修改。 而EPROM、 EEPROM 中的数据分别可以通过紫外光 照射擦除和电擦除，然后重新写入。闪存(flash)与EEPROM 很相似，它所保存的数据也可通 过外加高电压来擦除，其写入速度比EEPROM更快。
集成电路设计答案 王志功版
集成电路设计答案王志功版集成电路设计答案王志功版第一章1．按规模分割，集成电路的发展已经经历了哪几代？它的发展遵从了一条业界知名的定律，请说出是什么定律？晶体管-分立元件-ssi-msi-lsi-vlsi-ulsi-gsi-soc。
moore定律2．什么是无生产线集成电路设计？列出无生产线集成电路设计的特点和环境。
具有设计人才和技术，但不具有生产线。
特点：电路设计，工艺生产，PCB统合运转。
环境：ic产业生产能力余下，人们须要更多的功能芯片设计3．多项目晶圆（mpw）技术的特点是什么？对发展集成电路设计有什么意义？mpw：把几至几十种工艺上相容的芯片组装至一个宏芯片上，然后以步行的方式排序至一至多个晶圆上。
意义：降低成本。
4．集成电路设计须要哪四个方面的科学知识？系统，电路，工具，工艺方面的知识第二章1．为什么硅材料在集成电路技术中起着举足轻重的作用?原材料来源多样，技术明朗，硅基产品价格低廉2．gaas和inp材料各存有哪些特点?p10,113．怎样的条件下金属与半导体形成欧姆接触？怎样的条件下金属与半导体形成肖特基接触？接触区半导体轻参杂可实现欧姆碰触，金属与参杂半导体碰触构成肖特基碰触4．讲出多晶硅在cmos工艺中的促进作用。
p135．列举你晓得的异质半导体材料系统。
gaas/algaas,inp/ingaas,si/sige,6．soi材料就是怎样构成的，存有什么特点?soi绝缘体上硅，可以通过氧隔绝或者晶片导电技术顺利完成。
特点：电极与衬底之间寄生电容大大减少，器件速度更慢，功率更高7.肖特基碰触和欧姆型碰触各存有什么特点？肖特基碰触：阻挡层具备相似pn吴厝庄的伏安特性。
欧姆型碰触：载流子可以难地利用量子遂穿着效应适当民主自由传输。
8.简述双极型晶体管和mos晶体管的工作原理。
p19,21第三章1．写出晶体外延的意义，列出三种外延生长方法，并比较各自的优缺点。
意义：用同质材料构成具备相同参杂种类及浓度而具备相同性能的晶体层。
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第一章1．按规模划分，集成电路的发展已经经历了哪几代？它的发展遵循了一条业界著名的定律，请说出是什么定律？晶体管-分立元件-SSI-MSI-LSI-VLSI-ULSI-GSI-SOC。
MOORE定律2．什么是无生产线集成电路设计？列出无生产线集成电路设计的特点和环境。
拥有设计人才和技术，但不拥有生产线。
特点：电路设计，工艺制造，封装分立运行。
环境：IC产业生产能力剩余，人们需要更多的功能芯片设计3．多项目晶圆（MPW）技术的特点是什么？对发展集成电路设计有什么意义？MPW：把几到几十种工艺上兼容的芯片拼装到一个宏芯片上，然后以步行的方式排列到一到多个晶圆上。
意义：降低成本。
4．集成电路设计需要哪四个方面的知识？系统，电路，工具，工艺方面的知识第二章1．为什么硅材料在集成电路技术中起着举足轻重的作用?原材料来源丰富，技术成熟，硅基产品价格低廉2．GaAs和InP材料各有哪些特点?P10,113．怎样的条件下金属与半导体形成欧姆接触？怎样的条件下金属与半导体形成肖特基接触？接触区半导体重掺杂可实现欧姆接触，金属与掺杂半导体接触形成肖特基接触4．说出多晶硅在CMOS工艺中的作用。
P135．列出你知道的异质半导体材料系统。
GaAs/AlGaAs, InP/ InGaAs, Si/SiGe,6．SOI材料是怎样形成的，有什么特点?SOI绝缘体上硅，可以通过氧隔离或者晶片粘结技术完成。
特点：电极与衬底之间寄生电容大大减少，器件速度更快，功率更低7. 肖特基接触和欧姆型接触各有什么特点？肖特基接触：阻挡层具有类似PN结的伏安特性。
欧姆型接触：载流子可以容易地利用量子遂穿效应相应自由传输。
8. 简述双极型晶体管和MOS晶体管的工作原理。
P19,21第三章1．写出晶体外延的意义，列出三种外延生长方法，并比较各自的优缺点。
意义：用同质材料形成具有不同掺杂种类及浓度而具有不同性能的晶体层。
外延方法:液态生长，气相外延生长，金属有机物气相外延生长2．写出掩膜在IC制造过程中的作用，比较整版掩膜和单片掩膜的区别，列举三种掩膜的制造方法。
P28,293．写出光刻的作用，光刻有哪两种曝光方式？作用：把掩膜上的图形转换成晶圆上的器件结构。
曝光方式有接触与非接触两种。
4．X射线制版和直接电子束直写技术替代光刻技术有什么优缺点？X 射线（X-ray）具有比可见光短得多的波长，可用来制作更高分辨率的掩膜版。
电子束扫描法，，由于高速电子的波长很短，分辨率很高5． 说出半导体工艺中掺杂的作用，举出两种掺杂方法，并比较其优缺点。
热扩散掺杂和离子注入法。
与热扩散相比，离子注入法的优点如下：1.掺杂的过程可通过调整杂质剂量与能量来精确控制杂质分布。
2.可进行小剂量的掺杂。
3.可进行极小深度的掺杂。
4.较低的工业温度，故光刻胶可用作掩膜。
5.可供掺杂的离子种类较多，离子注入法也可用于制作隔离岛。
缺点：价格昂贵，大剂量注入时，半导体晶格会遭到严重破坏且难以恢复6．列出干法和湿法氧化法形成SiO 2的化学反应式。
干氧湿氧第四章1．Si 工艺和GaAs 工艺都有哪些晶体管结构和电路形式？ 见表4.12．比较CMOS 工艺和GaAs 工艺的特点。
CMOS 工艺技术成熟，功耗低。
GaAs 工艺技术不成熟，工作频率高。
3. 什么是MOS 工艺的特征尺寸？工艺可以实现的平面结构的最小宽度，通常指最小栅长。
4. 为什么硅栅工艺取代铝栅工艺成为CMOS 工艺的主流技术？铝栅工艺缺点是，制造源漏极与制造栅极需要两次掩膜步骤（MASK STEP ），不容易对齐。
硅栅工艺的优点是：自对准的，它无需重叠设计，减小了电容，提高了速度，增加了电路的稳定性。
5. 为什么在栅长相同的情况下NMOS 管速度要高于PMOS 管？因为电子的迁移率大于空穴的迁移率6．简述CMOS 工艺的基本工艺流程。
P .527．常规N-Well CMOS 工艺需要哪几层掩膜？每层掩膜分别有什么作用？ P50表4.3第五章1． 说出MOSFET 的基本结构。
MOSFET 由两个PN 结和一个MOS 电容组成。
2． 写出MOSFET 的基本电流方程。
])[(221DS DS T GS l w t V V V V ox OX --•μξ 3． MOSFET 的饱和电流取决于哪些参数？饱和电流取决于栅极宽度W ，栅极长度L ，栅-源之间压降GS V ，阈值电压T V ，氧化层厚度OX t ，氧化层介电常数OX ξ4． 为什么说MOSFET 是平方率器件？因为MOSFET 的饱和电流具有平方特性5． 什么是MOSFET 的阈值电压？它受哪些因素影响？阈值电压就是将栅极下面的Si 表面从P 型Si 变成N 型Si 所必要的电压。
影响它的因素有4个：材料的功函数之差，SiO2层中可以移动的正离子的影响，氧化层中固定电荷的22SiO O Si →+22222H SiO O H Si +→+影响，界面势阱的影响6． 什么是MOS 器件的体效应？由于衬底与源端未连接在一起，而引起的阈值电压的变化叫做体效应。
7． 说明L 、W 对MOSFET 的速度、功耗、驱动能力的影响。
P70，718． MOSFET 按比例收缩后对器件特性有什么影响?DS I 不变，器件占用面积减少，提高电路集成度，减少功耗9． MOSFET 存在哪些二阶效应？分别是由什么原因引起的？P .70-73 沟道长度调制效应，体效应，亚阈值效应10．说明MOSFET 噪声的来源、成因及减小的方法。
噪声来源：热噪声和闪烁噪声。
热噪声是由沟道内载流子的无规则热运动造成的，可通过增加MOS 管的栅宽和偏置电流减少热噪声。
闪烁噪声是由沟道处二氧化硅与硅界面上电子的充放电引起的，增加栅长栅宽可降低闪烁噪声。
第六章1．芯片电容有几种实现结构？① 利用二极管和三极管的结电容；② 叉指金属结构；③ 金属-绝缘体-金属（MIM ）结构；④ 多晶硅/金属-绝缘体-多晶硅结构。
2．采用半导体材料实现电阻要注意哪些问题？精度、温度系数、寄生参数、尺寸、承受功耗以及匹配等方面问题3．画出电阻的高频等效电路。
4．芯片电感有几种实现结构？(1)集总电感集总电感可以有下列两种形式:① 匝线圈;② 圆形、方形或其他螺旋形多匝线圈;(2)传输线电感5．微波集成电路设计中，场效应晶体管的栅极常常通过一段传输线接偏置电压。
试解释其作用。
阻抗匹配6．微带线传播TEM波的条件是什么？7．在芯片上设计微带线时，如何考虑信号完整性问题?为了保证模型的精确度和信号的完整性，需要对互连线的版图结构加以约束和进行规整。
为了减少信号或电源引起的损耗以及为了减少芯片面积，大多数连线应该尽量短。
应注意微带线的趋肤效应和寄生参数。
在长信号线上，分布电阻电容带来延迟；而在微带线长距离并行或不同层导线交叉时，要考虑相互串扰问题。
8．列出共面波导的特点。
CPW 的优点是：①工艺简单，费用低，因为所有接地线均在上表面而不需接触孔。
②在相邻的CPW 之间有更好的屏蔽，因此有更高的集成度和更小的芯片尺寸。
③比金属孔有更低的接地电感。
④低的阻抗和速度色散。
CPW 的缺点是：①衰减相对高一些，在50 GHz 时，CPW 的衰减是0.5 dB/mm；③由于厚的介质层，导热能力差，不利于大功率放大器的实现。
第七章1. 集成电路电路级模拟的标准工具是什么软件, 能进行何种性能分析？集成电路电路级模拟的标准工具是SPICE可以进行：（1）直流工作点分析（2）直流扫描分析（3）小信号传输函数（4）交流特性分析（5）直流或小信号交流灵敏度分析（6）噪声分析（7）瞬态特性分析（8）傅里叶分析（9）失真分析（10）零极点分析2. 写出MOS的SPICE元件输入格式与模型输入格式。
元件输入格式：M<编号> <漏极结点> <栅极结点> <源极结点> <衬底结点> <模型名称> <宽W> <长L> （<插指数M>）例如：M1 out in 0 0 nmos W=1.2u L=1.2u M=2模型输入格式：.Model <模型名称> <模型类型> <模型参数>……例如：.MODEL NMOS NMOS LEVEL=2 LD=0.15U TOX=200.0E-10 VTO=0.74 KP=8.0E-05+NSUB=5.37E+15 GAMMA=0.54 PHI=0.6 U0=656 UEXP=0.157 UCRIT=31444+DELTA=2.34 VMAX=55261 XJ=0.25U LAMBDA=0.037 NFS=1E+12 NEFF=1.001+NSS=1E+11 TPG=1.0 RSH=70.00 PB=0.58+CGDO=4.3E-10 CGSO=4.3E-10 CJ=0.0003 MJ=0.66 CJSW=8.0E-10 MJSW=0.24其中，+为SPICE语法，表示续行。
3. 用SPICE程序仿真出MOS管的输出特性曲线。
.title CH6-3.include “models.sp”M1 2 1 0 0 nmos w=5u l=1.0uVds 2 0 5Vgs 1 0 1.dc vds 0 5 0.2 vgs 1 5 1.print dc v(2) i(vds).end4. 构思一个基本电路如一个放大器,画出电路图,编写SPICE输入文件,执行分析,观察结果。
.title CH6-4.include “models.sp”.global vddM1 out in 0 0 nmos w=5u l=1.0uM2 out in vdd vdd pmos w=5u l=1.0uVcc vdd 0 5Vin in 0 sin(0 1 10G 1ps 0).trans 0.01u 4u.print trans v(out).end第八章1．说明版图与电路图的关系。
版图（Layout）是集成电路设计者将设计、模拟和优化后的电路转化成为一系列的几何图形，它包含了集成电路尺寸、各层拓扑定义等器件相关的物理信息数据。
版图与电路图是一一对应的，包括元件对应以及结点连线对应。
2．说明版图层、掩膜层与工序的关系。
集成电路制造厂家根据版图中集成电路尺寸、各层拓扑定义等器件相关的物理信息数据来制造掩膜。
根据复杂程度，不同工艺需要的一套掩膜可能有几层到十几层。
一层掩膜对应于一种工艺制造中的一道或数道工序。
掩膜上的图形决定着芯片上器件或连接物理层的尺寸。
因此版图上的几何图形尺寸与芯片上物理层尺寸直接相关。
3．说明设计规则与工艺制造的关系。
由于器件的物理特性和工艺限制，芯片上物理层的尺寸对版图的设计有着特定的规则，这些规则是各集成电路制造厂家根据本身的工艺特点和技术水平而制定的。