实验四-模10计数器与10分频电路
实验四-模10计数器与10分频电路
●实验名称：利用VerilogHDL设计一个模10加法计数器和一个时钟10分频电路●实验目的:1.熟悉用可编程器件实现基本时序逻辑电路的方法。
2.了解计数器的Verilog描述方法，以及偶数分频的思路与原理。
●预习要求：1.回顾数字电路中加法计数器的相关知识。
●实验说明：1.用MAX+plus II软件开发PLD器件有两种设计输入方式：原理图输入和HDL语言输入方式，或者将两者结合起来，一部分电路采用原理图，另一部分采用HDL语言。
2.加法计数器表示随着时钟脉冲的输入，计数器从0开始正向计数，直到计满规定的模值后归零，然后依次循环计数。
模10计数器表示，计数器从0000~1001循环计数。
3.时钟分频电路的功能是，对输入的时钟频率进行偶数倍的降频（倍增其周期），10分频意味着分频后产生的新时钟周期是输入时钟的20倍。
●实验内容与步骤：1.新建一个属于自己的工程目录。
2.用VerilogHDL语言方式编写一个模10加法计数器cnt_10。
3.对此计数器模块进行编译和仿真。
4.用VerilogHDL语言方式编写一个20分频模块fenpin_20，对输入时钟进行20分频处理。
5.对此分频电路进行仿真。
●实验报告要求：1.将自己绘制的电路图或者编写的VerilogHDL代码，截图或者复制到实验报告中。
2.将代码关键位置写上相应注释（可用中文）。
3.对仿真波形截图，贴到实验报告中。
●实验图表与数据：1. 模10加法计数器cnt_10的V erilog代码2. 模10加法计数器cnt_10的仿真波形：3. 20分频模块fenpin_10的Verilog代码：4. 20分频模块fenpin_10的仿真波形：。
DDS实验报告
电子线路课程设计 --直接数字频率合成器（DDS）2014 年 11 月摘要本实验通过使用 QuartusⅡ软件，并结合数字逻辑电路的知识设计，使用DDS 的方法设计一个任意频率的正弦信号发生器，要求具有频率控制、相位控制、以及使能开关等功能。
在此基础上，本实验还设计了扩展功能，包括测频、切换波形，动态显示。
在控制电路的作用下能实现保持、清零功能，另外还能同时显示输出频率、相位控制字、频率控制字。
在利用 QuartusⅡ进行相应的设计、仿真、调试后下载到SmartSOPC实验实现 D/A转换，验证实验的准确性，并用示波器观察输出波形。
关键词：SmartSOPC实验箱 QUARTUSⅡ数字频率合成仿真AbstractThis experiment is based on QuartusⅡ，with the help of knowledge relating to the digital logic circuits and system design,to design a sine signal generator which generates any frequency by the method of DDS. This generator is provided with the functions of frequency control,phase control and switch control. Based on the basic design,I also design extra functions,including frequency measurement,changes of wave forms and dynamic display.The control circuit can be maintained time clearing and time keeping functions,and also shows the output frequency,phase control characters,frequency control word. All the designing and simulating work are based on QuartusⅡ. After all the work finished on computer, I downloaded the final circuit to SmartSOPC experiment system to realize the transformation of D/A ,and then test the accuracy of the design by means of oscilloscope observing the wave forms.Key words: SmartSOPC QUARTUSⅡ DDS Simulation目录摘要 (1)目录 (2)一、设计要求 (3)二、方案论证 (3)三、直接数字频率合成器总电路图 (4)四、各子模块设计原理及分析说明 (5)4.1、脉冲发生电路 (5)4.2、频率相位预置与调节电路 (9)4.3、累加器电路 (10)4.4、相位控制电路 (11)4.5、波形存储器ROM电路 (12)4.6、测频电路 (14)4.7、不同波形选择电路 (15)4.8、动态译码显示电路 (16)五、程序下载、仿真与调试 (17)六、实验结果 (18)七、实验总结与感想 (23)八、参考文献 (23)一、设计要求1、利用QuartusII软件和SmartSOPC实验箱实现直接数字频率合成器（DDS）的设计；2、DDS中的波形存储器模块用Altera公司的Cyclone系列FPGA芯片中的RAM 实现，RAM结构配置成212×10类型；3、具体参数要求：频率控制字K取4位；基准频率fc=1MHz,由实验板上的系统时钟分频得到；4、系统具有使能功能；5、利用实验箱上的D/A转换器件将ROM输出的数字信号转换为模拟信号，能够通过示波器观察到正弦波形；6、通过开关（实验箱上的Ki）输入DDS的频率和相位控制字，并能用示波器观察加以验证；7、可适当添加其他功能二、方案论证直接数字频率合成器（Direct Digital Frequency Synthesizer）是一种基于全数字技术，从相位概念出发直接合成所需波形的一种频率合成技术。
实验4 计数器和分频器报告
实验4 计数器和分频器一．计数器实验设计方案1.原理：计数器是数字系统中常用的一种可统计时钟的个数的时序逻辑部件。
计数器中的“数”是触发器的状态组合。
某一种触发器状态组合代表某个“数”，即“编码”。
计数器循环一次所包括的状态总数就是称作“容量”或“模”。
在计数脉冲作用下，使状态逐个迁移成不同的状态组合来实现数的增加和减少。
２．ＶＨＤＬ代码：（1）2选1多路选择器library ieee;use ieee.std_logic_1164.all;entity mux4_2_1 isport(d0,d1:in std_logic_vector(3 downto 0);sel:in std_logic_vector(1 downto 0);dout:out std_logic_vector(3 downto 0));end mux4_2_1;architecture rtl of mux4_2_1 isbegindout<=d0 when sel="00"elsed1 when sel="01";end rtl;（2）十三进制计数器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity exp_cnt13 isport( Clk,clrn,En:in std_logic;cq:out std_logic_vector(3 downto 0);cq1:out std_logic_vector(3 downto 0);cout:out std_logic);end exp_cnt13;architecture bhv of exp_cnt13 issignal cqi:std_logic_vector(3 downto 0);signal cqi1:std_logic_vector(3 downto 0);beginprocess(En,Clk,clrn,cqi)beginif clrn='0' thencqi<="0000";elsif Clk'event and Clk='1' thenif En='1' thenif cqi<12 thencqi<=cqi+1;elsecqi<="0000";end if;end if;end if;if cqi=12 thencout<='1';elsecout<='0';end if;cq<=cqi;if cqi>9 thencq1<="0001";cqi1<=cqi-10;elsecq1<="0000";cqi1<=cqi;end if;cq<=cqi1;end process;end bhv;3.结构框图：实验波形仿真①波形图：②操作说明：设置网格为80ns,设置ｃｌｋ选低电平，为一个周期80ｎｓ的函数；把ｃｌｒｎ设置为高电平；设置En选高电平; 设置cq为一个周期函数,根据数组在每段的值设置cq[0] 到cq[3]的值,然后仿真波形，看输出的cout的波形，通过下载到实验箱可以验证波形的正确性。
计数、译码和显示电路
实验计数、译码和显示电路一、实验目的：1. 掌握二进制加减计数器的工作原理。
2. 熟悉中规模集成计数器及译码驱动器的逻辑功能和使用方法。
二、实验准备：1.计数：计数是一种最简单、最基本的逻辑运算，计数器的种类繁多，如按计数器中图3.11.2另外一种可预计的十进制加减可逆计数器CD4510，用途也非常广，其引脚排列如图3.11.3所示，其中，E P 为预计计数使能端，in C 为进位输入端，1P ~4P 为预计的输入端，out C 为进位输出端，U /D 为加减控制端，R 为复位端，CD4510输入、输出间的逻辑功能如表所示。
表3.11.2：。
2. 译码与显示：十进制计数器的输出经译码后驱动数码管，可以显示0~9十个数字，CD4511是BCD~7段译码驱动集成电路，其引脚排列如图3.11.4所示。
LT 为试灯输入，BI 为消隐输入，LE 为锁定允许输入，A 、B 、C 、D 为BCD 码输入，a~g 为七段译码。
CD4511的逻辑功能如表所示。
LED 数码管是常用的数字显示器，分共阴和共阳两种，BS112201是共阴的磷化镓数码管，其外形和内部结构如图3.11.5所示。
图3.11.5三、计算机仿真实验内容：1. 计数10的电路：(1).单击电子仿真软件Multisim7基本界面左侧左列真实元件工具条“CMOS”按钮，从弹出的对话框“Family”栏中选“CMOS_10V”，再在“Component”栏中选取4093BD和4017BD各一只，如图3.11.6所示，将它们放置在电子平台上。
图3.11.6(2).单击电子仿真软件Multisim7基本界面左侧左列真实元件工具条“Source”按钮，从弹出的对话框“Family”栏中选“POWER_SOURCES”，再在“Component”栏中选取“VDD”和地线，将它们调出放置在电子平台上。
(3). 双击“VDD”图标，将弹出如图3.11.7所示对话框，将“V oltage”栏改成“10”V，再点击下方“确定”按钮退出。
数字电路实验 十进制计数与显示电路的设计与仿真 小白发布
目录一．设计目的和设计内容1.1设计目的1.2设计要求二．设计原理2.1计数器2.2集成计时器2.3 常用计时器原理2.4显示与译码2.5 VHDL计数器三.设计方案3.1备选方案3.2设计方案3.3仿真软件的选择四.仿真分析和体会五.致谢六.参考资料摘要:计数器的功能是记忆脉冲的个数,它是数字系统中应用最广泛的基本时序逻辑构件。
计数器在微型计算机系统中的主要作用就是为CPU和I/O设备提供实时时钟，以实现定时中断、定时检测、定时扫描、定时显示等定时控制，或者对外部事件进行计数。
一般的微机系统和微机应用系统中均配置了定时器/计数器电路，它既可当作计数器作用，又可当作定时器使用，其基本的工作原理就是"减1"计数。
计数器：CLK输入脉冲是一个非周期事件计数脉冲，当计算单元为零时，OUT输出一个脉冲信号，以示计数完毕。
以下是关于十进制计数器的几种设计方法。
一．设计目的和内容1．本次课程设计应达到的目的：1、综合运用相关课程中所学到的理论知识去独立完成某一设计课题；2、通过查阅手册和相关文献资料，培养学生独立分析和解决问题的能力；3、进一步熟悉常用芯片和电子器件的类型及特性，并掌握合理选用器件的原则；4、学会电路的设计与仿真；5、培养严肃认真的工作作风和严谨的科学态度。
2．本课程设计课题任务的内容和要求（包括原始数据、技术参数、设计要求等）：1、具有10进制计数功能；2、设置外部操作开关，控制计数器的直接清零、启动、和暂停/连续功能；3、计时器为10进制加法计数，计时间隔为1秒；4、并用相关仿真软件对电路进行仿真。
二．设计原理1.计数器计数器是数字系统中用的较多的基本逻辑器件。
它不仅能记录输入时钟脉冲的个数，还可以实现分频,定时，产生节拍脉冲和脉冲序列等。
例如，计算机中的时序发生器，分频器，指令计数器等都要使用计数器。
计数器的种类很多。
按时序脉冲输入方式的不同，可分为同步计数器和异步计数器；按进位体制不同可以分为二进制计数器和非二进制计数器；按计数器的数字增减趋势的不同，可分为加法计数器，减法计数器和可逆计数器。
数字电路 实验 计数器及其应用 实验报告
实验六计数器及其应用一、实验目的1．学习用集成触发器构成计数器的方法2．掌握同步计数的逻辑功能、测试方法及功能扩展方法3．掌握构成任意进制计数器的方法二、实验设备和器件1．+5V直流电源2．双踪示波器3．连续脉冲源4．单次脉冲源5．逻辑电平开关6．逻辑电平显示器7．译码显示器8．CC4013×2（74LS74）CC40192×3（74LS192）CC4011（74LS00）CC4012（74LS20）三、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多。
计数器计数时所经历的独立状态总数为计数器的模（M）。
计数器按模可分为二进计数器（M=2n）、十进计数器（M=10n）和任意进制计数器（M≠2n、M≠10n）。
按计数脉冲输入方式不同，可分为同步计数和异步计数。
按计数值增减趋势分为：加法计数器、减法计数器和可逆（加/减）计数器。
1．用D触发器构成异步二进制加/减计数器图6-1是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T 触发器，再由低位触发器的Q端和高一位的CP端相连接。
若将图6-1稍加改动，即将低位触发器的Q端与高一位的CP端相连接，即构成了一个4位二进制减法计数器。
2．中规模十进制计数器、十六进制计数器（1）CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能。
当清除端CR为高电平“1”时，计数器直接清零；CR置低电平则执行其它功能。
当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3置入计数器。
当CR为低电平，LD为高电平时，执行计数功能。
执行加计数时，减计数端CP D接高电平，计数脉冲由CP U输入；在计数脉冲上升沿进行8421码十进制加法计数。
执行减计数时，加计数端CP U接高电平，计数脉冲由减计数端CP D 输入，表6-2为8421码十进制加、减计数器的状态转换表。
从计数器到分频电路（完结）
从计数器到分频电路（完结） 本⽂介绍常见的电路——计数器，然后我们由计数器电路讲解到分频电路。
⼀、计数器 （1）计数器代码 计数器，顾名思义就是在时钟的节拍下进⾏计数，⼀个简单的N位计数器的代码如下所⽰，这个计数器从0计数到2^N - 1（共计数了2^N个数，也就是N位计数器）：1module count#(parameter N=8)(2input clk,3input clear,4output[N-1:0] cnt_Q5 );6reg[N-1:0] cnt;7assign cnt_Q = cnt;89always@(posedge clk)10if(clear)11 cnt <= 'h0; //同步清 0，⾼电平有效12else13 cnt <= cnt+1'b1; //加法计数1415endmodule上述描述的计数器通过 clear 信号清除计数值，然后下⼀周期开始加 1 计数；当计数器计到能够存储的最⼤数值时，例如本例为 8 个 1，即 8'hff 就会⾃动回到 0，然后开始下⼀轮计数。
综合得带的电路如下所⽰： (2)计数器改进 如果想要实现 0~k 范围内计数，其中k ≠ 2^N ，可以将 always 语句修改为：always@(posedge clk)if(clear)cnt <= 'h0; //同步清 0，⾼电平有效else if(cnt==K)cnt <= 'h0;elsecnt <= cnt+1'b1; //减法计数 前⾯是累加计数，下⾯是⼀个既可以递增也能递减，且具备初始值装载和复位的计数器，代码如下所⽰：1module updown_count#(parameter N=8)(2input clk,3input clear,4input load,5input up_down,6input [N-1:0] preset_D,7output[N-1:0] cnt_Q8 );9reg[N-1:0] cnt;10assign cnt_Q = cnt;1112always@(posedge clk)13if(clear)14 cnt <= 'h0; //同步清 0，⾼电平有效15else if(load)16 cnt <= preset_D; //同步预置17else if(up_down)18 cnt <= cnt+1; //加法计数19else20 cnt <= cnt-1; //减法计数2122endmodule⼆、计数器的⽤途 （1）基本的计数功能与分频 计数器的基本功能顾名思义就是计数了，⽤来计数，产⽣某个信号等等。
同步计数器的设计实验报告
同步计数器的设计实验报告同步计数器的设计实验报告篇一：实验六同步计数器的设计实验报告实验六同步计数器的设计学号：姓名：一、实验目的和要求1．熟悉JK触发器的逻辑功能。
2．掌握用JK触发器设计同步计数器。
二、实验仪器及器件三、实验预习1、复习时序逻辑电路设计方法。
⑴逻辑抽象，得出电路的状态转换图或状态转换表①分析给定的逻辑问题，确定输入变量、输出变量以及电路的状态数。
通常都是取原因（或条件）作为输入逻辑变量，取结果作输出逻辑变量。
②定义输入、输出逻辑状态和每个电路状态的含意，并将电路状态顺序编号。
③按照题意列出电路的状态转换表或画出电路的状态转换图。
通过以上步骤将给定的逻辑问题抽象成时序逻辑函数。
⑵状态化简①等价状态：在相同的输入下有相同的输出，并且转换到同一次态的两个状态。
②合并等价状态，使电路的状态数最少。
⑶状态分配①确定触发器的数目n。
因为n个触发器共有2n种状态组合，所以为获得时序电路所需的M个状态，必须取2n1＜M2n②给每个电路状态规定对应的触发器状态组合。
⑷选定触发器类型，求出电路的状态方程、驱动方程和输出方程①根据器件的供应情况与系统中触发器种类尽量少的原则谨慎选择使用的触发器类型。
②根据状态转换图（或状态转换表）和选定的状态编码、触发器的类型，即可写出电路的状态方程、驱动方程和输出方程。
⑸根据得到的方程式画出逻辑图⑹检查设计的电路能否自启动①电路开始工作时通过预置数将电路设置成有效状态的一种。
②通过修改逻辑设计加以解决。
⑺设计步骤简图图3 设计步骤简图2、按实验内容设计逻辑电路画出逻辑图。
设计思路详情见第六部分。
电路图如下：四、实验原理1．计数器的工作原理递增计数器----每来一个CP，触发器的组成状态按二进制代码规律增加。
递减计数器-----按二进制代码规律减少。
双向计数器-----可增可减，由控制端来决定。
2．集成J-K触发器74LS73⑴符号：图1 J-K触发器符号⑵功能：表1 J-K触发器功能表⑶状态转换图：图2 J-K触发器状态转换图⑷特性方程：Qn1JQnKQn⑸注意事项：①在J-K触发器中，凡是要求接“1”的，一定要接高电平（例如5V），否则会出现错误的翻转。
数字电路与系统设计实验报告
数字电路与系统设计实验报告学院：班级：姓名：实验一基本逻辑门电路实验一、实验目的1、掌握TTL与非门、与或非门和异或门输入与输出之间的逻辑关系。
2、熟悉TTL中、小规模集成电路的外型、管脚和使用方法。
二、实验设备1、二输入四与非门74LS00 1片2、二输入四或非门74LS02 1片3、二输入四异或门74LS86 1片三、实验内容1、测试二输入四与非门74LS00一个与非门的输入和输出之间的逻辑关系。
2、测试二输入四或非门74LS02一个或非门的输入和输出之间的逻辑关系。
3、测试二输入四异或门74LS86一个异或门的输入和输出之间的逻辑关系。
四、实验方法1、将器件的引脚７与实验台的“地（GND）”连接，将器件的引脚１４与实验台的十5Ｖ连接。
2、用实验台的电平开关输出作为被测器件的输入。
拨动开关，则改变器件的输入电平。
3、将被测器件的输出引脚与实验台上的电平指示灯(LED)连接。
指示灯亮表示输出低电平（逻辑为０），指示灯灭表示输出高电平（逻辑为1）。
五、实验过程1、测试74LS00逻辑关系（1）接线图（图中Ｋ1、Ｋ2接电平开关输出端，LED0是电平指示灯）（2）真值表2、测试74LS02逻辑关系（1）接线图（2）真值表3、测试74LS86逻辑关系接线图（1）接线图（2）真值表六、实验结论与体会实验是要求实践能力的。
在做实验的整个过程中，我们首先要学会独立思考，出现问题按照老师所给的步骤逐步检查，一般会检查处问题所在。
实在检查不出来，可以请老师和同学帮忙。
实验二逻辑门控制电路实验一、实验目的1、掌握基本逻辑门的功能及验证方法。
2、掌握逻辑门多余输入端的处理方法。
3、学习分析基本的逻辑门电路的工作原理。
二、实验设备1、基于CPLD的数字电路实验系统。
2、计算机。
三、实验内容1、用与非门和异或门安装给定的电路。
2、检验它的真值表，说明其功能。
四、实验方法按电路图在Quartus II上搭建电路，编译，下载到实验板上进行验证。
数电实验报告总结
数电实验报告总结相关热词搜索:数电实验报告电子时钟数电实验报告闹钟大一数电实验报告八扬州大学数电实验报告篇一:上海大学数字电路实验报告数字电路实验报告实验名称加法器班级机械10班学生姓名张俊楠学号所在专业上海大学二? 年月日篇二:数电实验课程设计总结报告(电子表)数字电路课程设计数字定时器:课程设计任务书:)集成数字定 1时器 2)技术指标1、设计一个数字定时器，要求它具有数字钟的功能，又可以按预定时刻发出控制信号对被控对象实施开关控制2、时钟功能:具有24小时计时方式，显示时、分、秒。
计时范围要求自00点00分00秒到23点59分59秒3、要求具有校时电路，可对小时、分、秒分别校准。
4、可以同时设置四个以上的预定时刻，时刻的预选以5分钟为单位。
、被控对象在 5达到预选时刻后，电铃连续响10秒，而监听器在10秒内断续鸣叫5次，即想一秒停一秒。
集成数字定时器的组成和工作原理数字定时器一般由振荡器、分频器、计数器、译码器、显示器及部分扩展电路等组成，其基本逻辑功能框图如下所示:数字电子钟的基本组成:振荡器振荡器是数字电子钟的核心，其作用是产生一个频率标准，即时间标准信号，然后再由分频器生成秒脉冲，所以，振荡器频率的精度和稳定度就基本决定了数字电子钟的准确度，为产生稳定的时间标准信号，一般采用石英晶体振荡器。
如果精度要求不是很高的话我们可以采用由集成逻辑门与RC组成的时钟源振荡器。
一般而言，选用石英晶体振荡器所选用的晶振频率为32768Hz,再通过15级2分频集成电路得到1Hz的标准秒脉冲。
分频器振荡器产生的时标信号频率很高，要使它变成用来计时的“秒”信号，需要若干级分频电路，分频器的级数和每级分频次数要根据时标信号的频率来决定。
其功能主要有两个:一是产生标准秒脉冲信号，二是提供功能扩展电路所需的信号。
计数器有了“秒”信号了就可以根据60秒为一分，60分为一小时，24小时为一天的进制，分别选定没“秒”、“分”、“时”的计数器。
计数器的原理
计数器的原理计数器是数字电路中广泛使用的逻辑部件，是时序逻辑电路中最重要的逻辑部件之一。
计数器除用于对输入脉冲的个数进行计数外，还可以用于分频、定时、产生节拍脉冲等。
计数器按计数脉冲的作用方式分类，有同步计数器和异步计数器；按功能分类，有加法计数器、减法计数器和既具有加法又有减法的可逆计数器；按计数进制的不同，又可分为二进制计数器、十进制计数器和任意进制计数器。
一、计数器的工作原理1、二进制计数器（1）异步二进制加法计数器图1所示为用JK触发器组成的4位异步二进制加法计数器逻辑图。
图中4个触发器F0~F3均处于计数工作状态。
计数脉冲从最低位触发器F0的CP端输入，每输入一个计数脉冲，F0的状态改变一次。
低位触发器的Q端与高位触发器的CP端相连。
每当低位触发器的状态由1变0时，即输出一负跳变脉冲时，高位触发器翻转。
各触发器置0端R D并联，作为清0端，清0后，使触发器初态为0000。
当第一个计数脉冲输入后，脉冲后沿使F0的Q0由0变1，F1、F2、F3均保持0态，计数器的状态为0001；当图1 4位异步二进制加法计数器第二个计数脉冲输入后，Q0由1变为0，但Q0的这个负跳变加至F1的CP端，使Q1由0变为1，而此时F3、F2仍保持0状态，计数器的状态为0010。
依此类推，对于F0来说，每来一个计数脉冲后沿，Q0的状态就改变，而对于F1、F2、F3来说，则要看前一位输出端Q是否从1跳到0，即后沿到来时，其输出端的状态才改变，否则Q1、Q2、Q3端的状态同前一个状态一样。
这样在第15个计数脉冲输入后，计数器的状态为1111，第16个计数脉冲输入，计数器恢复为0000。
由上述分析可知，一个4位二进制加法计数器有24=16种状态，每经过十六个计数脉冲，计数器的状态就循环一次。
通常把计数器的状态数称之为计数器的进制数（或称计数器的模），因此，4位二进制计数器也可称之为1位十六进制（模16）计数器。
表1所示为4位二进制加法计数器的状态表。
数字电路实验计数器
实验八计数器一、实验目的1．熟悉由集成触发器构成的计数器电路及其工作原理。
2．熟悉掌握常用中规模集成电路计数器及其应用方法。
二、实验原理和电路所谓计数，就是统计脉冲的个数，计数器就是实现“计数”操作的时序逻辑电路。
计数器的应用十分广泛，不仅用来计数，也可用作分频、定时等。
计数器种类繁多。
根据计数体制的不同，计数器可分成二进制（即2”进制）计数器和非二进制计数器两大类。
在非二进制计数器中，最常用的是十进制计数器，其它的一般称为任意进制计数器。
根据计数器的增减趋势不同，计数器可分为加法计数器—随着计数脉冲的输入而递增计数的；减法计数器—随着计数脉冲的输入而递减的；可逆计数器—既可递增，也可递减的。
根据计数脉冲引入方式不同，计数器又可分为同步计数器—计数脉冲直接加到所有触发器的时钟脉冲（CP）输入端；异步计数器—计数脉冲不是直接加到所有触发器的时钟脉冲（CP）输入端。
1.异步二进制加法计数器异步二进制加法计数器是比较简单的。
图是由4个JK（选用双JK74LS112）触发器构成的4位二进制（十六进制）异步加法计数器，图和（c）分别为其状态图和波形图。
对于所得状态图和波形图可以这样理解：触发器FF O（最低位）在每个计数沿（CP）的下降沿（1 → 0）翻转，触发器FF1的CP端接FF0的Q0端，因而当FF O（Q O）由1→ 0时，FF1翻转。
类似地，当FF1（Q1）由1→0时，FF2翻转，FF2（Q2）由1→0时，FF3翻转。
4位二进制异步加法计数器从起始态0000到1111共十六个状态，因此，它是十六进制加法计数器，也称模16加法计数器（模M=16）。
从波形图可看到，Q0 的周期是CP周期的二倍；Q1 是Q0的二倍，CP的四倍；Q2是Q1 的二倍，Q0的四倍，CP的八倍；Q3是Q2的二倍，Q1的四倍，Q0的八倍，CP的十六倍。
所以Q0 、Q1、Q2、Q3分别实现了二、四、八、十六分频，这就是计数器的分频作用。
直流电机转速测量系统的设计
一、概述该课程设计是关于直流电动机转速的测量。
转速是电动机极为重要的一个状态参数，一般是指电机转子的每分钟转数，通常用r/min表示。
本次课程设计选用光电测速法，测量电路由光电转换电路，整形电路，晶体振荡电路，分频电路，倍频电路，时序控制电路和计数、译码、驱动、显示电路构成，电机转速的测量范围为600r/min~30000r/min，测量的相对误差＜1%并用5位LED数码管显示出相应的电机转速。
本次课设需满足以下设计要求：1根据技术指标，设计各部分电路并确定元器件参数；2. 用5位LED数码管显示出相应的电机转速；3. 画出电路原理图（元器件标准化，电路图要规范化）。
二、方案论证本课程设计是设计电机转速测量系统，采用光电测速方案，将转速信号转化为脉冲信号，然后用数字系统内部的时钟来对脉冲信号的频率进行测量，方案中包括光电转换电路，整形电路，闸门电路，晶体振荡电路，分频电路，倍频电路，控制电路和计数、译码、驱动、显示电路。
原理方框图如图1所示：图1电机转速测量系统原理框图在电动机转轴上安装一个圆盘，在圆盘上打6个均匀小孔。
当电动机旋转时光源通过小孔投射到光敏三极管上，就产生了一序列的脉冲信号，光敏三极管产生的脉冲信号频率与电机转速成正比。
脉冲信号经过整形电路转变成方波，再用二倍频电路使整形后的信号频率变为原来的二倍。
再由晶体振荡电路输出的信号经过215分频电路,产生1Hz的基准信号，再经过10分频，便可产生一个0.1Hz的基准信号，该基准信号用来控制闸门电路，把经过倍频的光电转换后的信号计数并显示出来三、电路设计1.光电转换电路在该部分可以用发光元件作为光的发射部分，可以选择发光二极管作发光元件，接收部分则要选择光敏三级管作为接受部件。
其原理是用光敏三极管接收发光二极管通过小孔发射过来的光信号。
在电机的转轴上安装上已打好6个均匀小孔的圆盘，让发光二极管与光敏三极管通过小孔相对，这样电机每转动一周，光线就会相应通过小孔6次，因为光电转换器受光一次就会产生一个脉冲，所以说电机在每转一周后就会相应的产生了6个脉冲。
数字电路课程设计
数字电路实验与课程设计 3、原理框图：
L
按
P
点
键 控
地址 模块
M
阵
|
R
系
制
O
统
M
数字电路实验与课程设计
4、思考题： a. 如何进行滚动汉字显示。 b. 如何控制滚动方向（上下、左右）。 c. 如何实现一些简易的点的运动。
数字电路实验与课程设计
一、智力竞赛抢答器： 二、盲人报时钟： 三、电子锁及门铃电路设计： 四、交通信号灯的自动控制： 五、汉字滚动显示： 六、 BCD码除法器： 七、 BCD码乘法器： 八、自动售货机： 九、自适应频率测量仪： 十、自动电梯控制器：
数字电路实验与课程设计 3、原理框图：
分
计时
频
模块
模
置数
模块 块
扫
彩
描
灯
电
系
路
统
数字电路实验与课程设计
4、思考题： a. 还有什么其它新颖的显示方式，如何实现。 b.如何设置计时参数模块实现自主调控时间间隔。 c. 信号线、组选线几种不同的状态循环构成了一 个简易的状态机，了解并阐述状态机的概念。
（70分）
三、彩灯循环显示： （80分）
四、简易波形发生器： （80分）
五、汉字显示：
（90分）
数字电路实验与课程设计 一、加减可调计数器：（70分） 1、任务要求：
要求实现一个23进制的加减可调计数器。 用拨码开关来控制计数器的加减功能。 计数器的计数过程要用数码管显示出来。
注意：只能用两个数码管显示计数器的加减过程。
数字电路实验与课程设计 下图为lpm_rom：
数字电路实验与课程设计
在lpm_rom上点击右键，选择Edit ports/ Parameters..，会出现以下对话框：
电工电子基础实验 (计数与分频电路) PPT
Q3 Q2 Q1 Q0 QCC
CP
74LS161
LD
A B C D P T CR
预置数 “1”
用74161构成模M计数器的示意图
2020/8/1
5
1.置“0”法
同步预置数为全“0”。对于同步预置加计数 器，反馈状态为（M－1），本例中反馈状态为 7－1=6，即计数器从“000”计到“0110”。 反馈函数LD=Q2Q1
2020/8/1
12
3.置最小数法(非8421码)
同步预置最小数，最小数=N－M。本例中最
小数=16-7=9，即计数器从“1001”计到 “1111”。可利用“QCC”经反相后置数。电路最 简单。
2020/8/1
13
预测波形:
2020/8/1
14
P194-1-调测
❖ 以置“0”法为例： ❖ 用双踪示波器同时观测、记录CP和QC的波
形 Q一C。个一触的个发周完信期整源 的的应 起周选 始期择 位，置Q并C。注的意通查道验。、至确少认显示QC ❖ 将 QA观波测形C。P的在探示头波依器次上分QB别、观Q测A、一记个录的Q周B 、
期的起始位置和QC的起始位置相同。 ❖ 记录波形时必须注意CP、 QC 、 QB 、 QA
各波形的时间关系。
2020/8/1
24
M=9的输出波形图：
2020/8/1
25
2、试用74161和门电路设计循环顺序为0,1,2, 5,6,7,0,1…的模长为6的计数电路。要求电路具有 自启动能力，写出设计过程，画出电路原理图。 解：1、列出状态转移表
2、在考虑自启动的基础上写出反馈函数
3、写出数据端的数据 D2=D0=1，D3=D1=0
2
分频计数器课程设计
分频计数器课程设计一、课程目标知识目标：1. 学生能理解分频计数器的基本原理，掌握分频计数器的设计方法和应用场景。
2. 学生能够运用已学的数字电路知识，分析并设计简单的分频计数器电路。
3. 学生了解不同类型的计数器，并能阐述它们之间的区别和联系。
技能目标：1. 学生能够运用所学知识，动手搭建和调试简单的分频计数器电路。
2. 学生通过实际操作，掌握使用数字电路设计工具进行电路设计和仿真。
3. 学生能够运用团队协作和沟通技巧，共同分析和解决分频计数器设计过程中遇到的问题。
情感态度价值观目标：1. 培养学生对数字电路的兴趣，激发他们探索电子技术的热情。
2. 培养学生严谨的科学态度，使他们能够认真对待实验数据和实验过程。
3. 培养学生的团队协作精神，让他们学会在团队中发挥个人优势，共同完成任务。
课程性质分析：本课程为电子技术基础课程，重点教授分频计数器的设计和应用。
课程强调实践操作，培养学生动手能力。
学生特点分析：学生为高中年级，具备一定的数字电路基础，对电子技术有一定了解，但实际操作经验不足。
教学要求：结合学生特点，课程以理论教学和实践操作相结合的方式进行，注重培养学生的实际操作能力和团队协作能力。
通过具体的学习成果分解，使学生在课程结束后能够独立完成简单的分频计数器设计和搭建。
二、教学内容1. 数字电路基础知识回顾：计数器原理，触发器类型，时钟信号作用。
2. 分频计数器原理：分频概念，计数器工作原理，分频系数计算。
3. 分频计数器设计方法：同步计数器设计，异步计数器设计，约翰逊计数器设计。
4. 常见分频计数器电路分析：二进制计数器，十进制计数器，BCD计数器。
5. 分频计数器应用案例：电子时钟，频率计，数字音序器。
6. 实践操作：分频计数器电路搭建，仿真软件使用，电路调试与优化。
7. 教材章节关联：《电子技术》第五章“数字电路基础”，第六章“计数器及其应用”。
教学大纲安排：第一课时：数字电路基础知识回顾，分频计数器原理介绍。
四位十进制频率计设计 自己写的
四位十进制频率计设计自己写的四位十进制频率计设计自己写的数字频率计设计1设计任务设计一简易数字频率计，其基本要求是：1）测量频率范围为1Hz~10Hz，测量范围分为四个等级，即×1、×10、×100、×1000。
2）频率测量精度fxfx2103.3）被测信号可以是下弦波、三角波和方波。
4）显示模式为4位十进制显示。
5）使用EWB进行模拟。
2.设计原则及方案频率的定义是单位时间（1s）内周期信号的变化次数。
若在一定时间间隔t内测得周期信号的重复变化次数为n，则其频率为f=n/t据此，设计方案框图如图1所示。
图1数字频率计组成框图其基本原理是，被测信号ux首先经整形电路变成计数器所要求的脉冲信号，频率与被测信号的频率fx相同。
时钟电路产生时间基准信号，分频后控制计数与保持状态。
当其高电平时，计数器计数；低电平时，计数器处于保持状态，数据送入锁存器进行锁存显示。
然后对计数器清零，准备下一次计数。
其波形逻辑关系图如图2所示。
3.基本电路设计1)整形电路整形电路将待测信号整形为计数器所需的脉冲信号。
电路形式采用555定时器组成的施密特触发器。
电路如图XXX所示。
如果待测信号为三角波，则输入整形电路，将分析设置为瞬态分析，然后启动电路。
输入和输出波形如图XXX所示。
可以看出，输出是相同频率的方波。
2)时钟产生电路时钟信号是控制计数器计数的标准时间信号，其精度在很大程度上决定了频率计的频率测量精度。
当需要高频率测量精度时，应使用晶体振荡器通过分频获得频率。
在该频率计中，时钟信号采用555定时器组成的多谐振荡器电路，产生频率为1kz的信号，然后进行分频。
多谐振荡器电路如图XXX所示。
给出了由555定时器组成的多谐振荡器的周期计算公式xxxxxxxxxx取XXXXXXXXXXXXX获得一个振荡频率为1kz的负脉冲，其振荡波形如图XXX所示。
3)分频器电路分频电路由计数器组成，对1kz时钟脉冲进行分频，获得不同量程所需的时间基准信号，实现量程控制。
4017 CMOS 十进制计数器-分频器
October 1987Revised January 1999CD4017BC • CD4022BC Decade Counter/Divider with 10 Decoded Outputs • Divide-by-8 Counter/Divider with 8 Decoded Outputs © 1999 Fairchild Semiconductor Corporation DS005950.prf CD4017BC • CD4022BCDecade Counter/Divider with 10 Decoded Outputs •Divide-by-8 Counter/Divider with 8 Decoded OutputsGeneral DescriptionThe CD4017BC is a 5-stage divide-by-10 Johnson counterwith 10 decoded outputs and a carry out bit.The CD4022BC is a 4-stage divide-by-8 Johnson counterwith 8 decoded outputs and a carry-out bit.These counters are cleared to their zero count by a logical“1” on their reset line. These counters are advanced on thepositive edge of the clock signal when the clock enable sig-nal is in the logical “0” state.The configuration of the CD4017BC and CD4022BC per-mits medium speed operation and assures a hazard freecounting sequence. The 10/8 decoded outputs are nor-mally in the logical “0” state and go to the logical “1” stateonly at their respective time slot. Each decoded outputremains high for 1 full clock cycle. The carry-out signalcompletes a full cycle for every 10/8 clock input cycles andis used as a ripple carry signal to any succeeding stages.Featuress Wide supply voltage range: 3.0V to 15Vs High noise immunity:0.45 V DD (typ.)s Low power Fan out of 2 driving 74LTTL compatibility:or 1 driving 74LSs Medium speed operation: 5.0 MHz (typ.)with 10V V DDs Low power:10 µW (typ.)s Fully static operationApplications•Automotive•Instrumentation•Medical electronics•Alarm systems•Industrial electronics•Remote meteringOrdering Code:Devices also available in Tape and Reel. Specify by appending the suffix letter “X” to the ordering code.Connection DiagramsPin Assignments for DIP, SOIC and SOPCD4017BTop ViewPin Assignments for DIP and SOICCD4022BTop ViewOrder Number Package Number Package DescriptionCD4017BCM M16A16-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-012, 0.150” NarrowCD4017BCSJ M16D16-Lead Small Outline Package (SOP), EIAJ TYPE II, 5.3mm WideCD4017BCN N16E16-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300” WideCD4022BCM M16A16-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-012, 0.150” NarrowCD4022BCN N16E16-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300” Wide 2C D 4017B C • C D 4022B CLogic DiagramsCD4017BTerminal No. 8 = GND Terminal No. 16 = V DDCD4022BTerminal No. 16 = V DD Terminal No. 8 = GNDCD4017BC • CD4022BCAbsolute Maximum Ratings (Note 1)(Note 2)Recommended Operating Conditions (Note 2)Note 1: “Absolute Maximum Ratings” are those values beyond which the safety of the device cannot be guaranteed, they are not meant to imply that the devices should be operated at these limits. The table of “Recom-mended Operating Conditions” and “Electrical Characteristics” provides conditions for actual device operation.Note 2: V SS = 0V unless otherwise specified.DC Electrical Characteristics (Note 2)Note 3: I OL and I OH are tested one output at a time.DC Supply Voltage (V DD )−0.5 V DC to +18 V DC Input Voltage (V IN )−0.5 V DC to V DD +0.5 V DCStorage Temperature (T S )−65°C to +150°CPower Dissipation (P D )Dual-In-Line 700 mW Small Outline 500 mWLead Temperature (T L )(Soldering, 10 seconds)260°C DC Supply Voltage (V DD )+3 V DC to +15 V DCInput Voltage (V IN )0 to V DD V DC Operating T emperature Range (T A )−40°C to +85°CSymbol ParameterConditions−40°C +25°+85°C Units MinMax MinTyp Max MinMax I DDQuiescent Device V DD = 5V 200.520150µA CurrentV DD = 10V 40 1.040300µA V DD = 15V 80 5.080600µA V OLLOW Level |I O | < 1.0 µA Output VoltageV DD = 5V 0.0500.050.05V V DD = 10V 0.0500.050.05V V DD = 15V0.0500.050.05V V OHHIGH Level |I O | < 1.0 µA Output VoltageV DD = 5V 4.95 4.955 4.95V V DD = 10V 9.959.95109.95V V DD = 15V14.9514.951514.95V V ILLOW Level |I O | < 1.0 µAInput VoltageV DD = 5V , V O = 0.5V or 4.5V 1.5 1.5 1.5V V DD = 10V , V O = 1.0V or 9.0V 3.0 3.0 3.0V V DD = 15V , V O = 1.5V or 13.5V4.04.0 4.0V V IHHIGH Level |I O | < 1.0 µAInput VoltageV DD = 5V , V O = 0.5V or 4.5V 3.5 3.5 3.5V V DD = 10V , V O = 1.0V or 9.0V 7.07.07.0V V DD = 15V , V O = 1.5V or 13.5V11.011.011.0V I OLLOW Level Output V DD = 5V , V O = 0.4V 0.520.440.880.36mA Current (Note 3)V DD = 10V , V O = 0.5V 1.3 1.1 2.250.9mA V DD = 15V , V O = 1.5V 3.6 3.08.8 2.4mA I OHHIGH Level Output V DD = 5V , V O = 4.6V −0.2−0.16−0.36−0.12mA Current (Note 3)V DD = 10V , V O = 9.5V −0.5−0.4−0.9−0.3mA V DD = 15V , V O = 13.5V −1.4−1.2−3.5−1.0mAI INInput CurrentV DD = 15V , V IN = 0V −0.3−10−5−0.3−1.0µA V DD = 15V , V IN = 15V0.310−50.31.0µA 4C D 4017B C • C D 4022B CAC Electrical Characteristics (Note 4)T A = 25°C, C L = 50 pF , R L = 200k, t rCL and t fCL = 20 ns, unless otherwise specified Note 4: AC Parameters are guaranteed by DC correlated testing.AC Electrical Characteristics (Note 4)T A = 25°C, C L = 50 pF , R L = 200k, t rCL and t fCL = 20 ns, unless otherwise specifiedSymbolParameter Conditions Min Typ Max UnitsCLOCK OPERATIONt PHL, t PLH Propagation Delay Time Carry Out LineV DD = 5V 415800ns V DD = 10V 160320ns V DD = 15V130250ns Carry Out LineV DD = 5V C L = 15 pF240480ns V DD = 10V 85170ns V DD = 15V70140ns Decode Out LinesV DD = 5V 5001000ns V DD = 10V 200400ns V DD = 15V160320ns t TLH , t THL Transition Time Carry Out and Decode Out Linest TLHV DD = 5V 200360ns V DD = 10V 100180ns V DD = 15V80130ns t THLV DD = 5V 100200ns V DD = 10V 50100ns V DD = 15V4080ns f CLMaximum Clock FrequencyV DD = 5V Measured with 1.02MHz V DD = 10V Respect to Carry 2.55MHz V DD = 15VOutput Line3.06MHzt WL , t WHMinimum Clock Pulse WidthV DD = 5V 125250ns V DD = 10V 4590ns V DD = 15V3570ns t rCL , t fCLClock Rise and Fall TimeV DD = 5V 20µs V DD = 10V 15µs V DD = 15V5µs t SUMinimum Clock Inhibit Data Setup TimeV DD = 5V 120240ns V DD = 10V 4080ns V DD = 15V3265ns C INAverage Input Capacitance57.5pFSymbol ParameterConditionsMinTypMaxUnitsRESET OPERATION t PHL, tPLHPropagation Delay Time Carry Out LineV DD = 5V 415800ns V DD = 10V 160320ns V DD = 15V130250ns Carry Out LineV DD = 5V 240480ns V DD = 10V C L = 15 pF85170ns V DD = 15V70140ns Decode Out LinesV DD = 5V 5001000ns V DD = 10V 200400ns V DD = 15V160320ns t WMinimum Reset V DD = 5V 200400ns Pulse WidthV DD = 10V 70140ns V DD = 15V 55110ns t REMMinimum Reset V DD = 5V 75150ns Removal TimeV DD = 10V 3060ns V DD = 15V2550nsCD4017BC • CD4022BCTiming DiagramsCD4017BCD4022B 6C D 4017B C • C D 4022B CPhysical Dimensions inches (millimeters) unless otherwise noted16-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-012, 0.150” NarrowPackage Number M16A16-Lead Small Outline Package (SOP), EIAJ TYPE II, 5.3mm WidePackage Number M16DF a irch ild d o e s n o t a ssu m e a n y re sp o n sib ility fo r u se o f a n y circu itry d e scrib e d, no circu it p a te n t licen se s a re im p lie d an d F a irch ild re se rv e s th e rig h t a t an y tim e w itho u t n o tice to ch a n g e sa id circu itry a n d sp e cificatio n s.CD4017BC • CD4022BC Decade Counter/Divider with 10 Decoded Outputs • Divide-by-8 Counter/Divider with 8 Decoded OutputsLIFE SUPPORT POLICYFAIRCHILD’S PRODUCTS ARE NOT AUTHORIZED FOR USE AS CRITICAL COMPONENTS IN LIFE SUPPORTDEVICES OR SYSTEMS WITHOUT THE EXPRESS WRITTEN APPROVAL OF THE PRESIDENT OF FAIRCHILD SEMICONDUCTOR CORPORATION. As used herein:1.Life support devices or systems are devices or systemswhich, (a) are intended for surgical implant into thebody, or (b) support or sustain life, and (c) whose failureto perform when properly used in accordance withinstructions for use provided in the labeling, can be rea-sonably expected to result in a significant injury to the user.2. A critical component in any component of a life support device or system whose failure to perform can be rea-sonably expected to cause the failure of the life support device or system, or to affect its safety or Physical Dimensions inches (millimeters) unless otherwise noted (Continued)16-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-1, 0.300” WidePackage Number N16E。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
●实验名称：利用VerilogHDL设计一个模10加法计数器和一个时钟10分频电路
●实验目的:
1.熟悉用可编程器件实现基本时序逻辑电路的方法。
2.了解计数器的Verilog描述方法，以及偶数分频的思路与原理。
●预习要求：
1.回顾数字电路中加法计数器的相关知识。
●实验说明：
1.用MAX+plus II软件开发PLD器件有两种设计输入方式：原理图输入和HDL语言
输入方式，或者将两者结合起来，一部分电路采用原理图，另一部分采用HDL语
言。
2.加法计数器表示随着时钟脉冲的输入，计数器从0开始正向计数，直到计满规定的
模值后归零，然后依次循环计数。
模10计数器表示，计数器从0000~1001循环计
数。
3.时钟分频电路的功能是，对输入的时钟频率进行偶数倍的降频（倍增其周期），10
分频意味着分频后产生的新时钟周期是输入时钟的20倍。
●实验内容与步骤：
1.新建一个属于自己的工程目录。
2.用VerilogHDL语言方式编写一个模10加法计数器cnt_10。
3.对此计数器模块进行编译和仿真。
4.用VerilogHDL语言方式编写一个20分频模块fenpin_20，对输入时钟进行20分频
处理。
5.对此分频电路进行仿真。
●实验报告要求：
1.将自己绘制的电路图或者编写的VerilogHDL代码，截图或者复制到实验报告中。
2.将代码关键位置写上相应注释（可用中文）。
3.对仿真波形截图，贴到实验报告中。
●实验图表与数据：
1. 模10加法计数器cnt_10的V erilog代码
2. 模10加法计数器cnt_10的仿真波形：
3. 20分频模块fenpin_10的Verilog代码：
4. 20分频模块fenpin_10的仿真波形：。