集成电路设计方法--复习提纲
集成电路复习提纲
集成电路复习要点
（2008-5-14）
友情说明：以下列出几个要点，请仔细研究。
有些内容是记忆性的，也有的内容是灵活性
的，希望对照教材认真复习。
1. MOS 管工作在饱和区的条件
2. NMOS 管工作在饱和区的电流表达式
3. MOS 管工作在饱和区的跨导表达式
4. 在设计反向器时，一般根据上升与下降的时间来确定MOS 管的宽长比。
()()P P N N P N N P down up
L W K K t t μμττ21
L W 21
===，通过这个式子，可以确定MOS 管的宽长。
5. MOS 管的域值电压将与衬底掺杂浓度的关系
6. 什么是沟道长度调制效应？采用何种方法可以降低这种效应？
7. 集成电路设计的一般流程：电路设计、仿真、版图设计、仿真、流片生产
8. P-阱工艺CMOS 的截面图
9. 设计一个CMOS 组合逻辑门，其功能为
()()D C B A F ++=.
解：解题思路：按照与或关系画出相应的电路，先画下面的NMOS ，与对应的是串联，或对应的是并联。
按照这种关系画出下面的NMOS ，然后再画出上面的PMOS 。
PMOS 的串并联关系与下面的NMOS 正好相反，下面是串上面就是并，下面是并上面就是串。
下面是电路图
① 画出逻辑图；
F
10. 两级CMOS 运算放大器的电路图（输入级采用PMOS 尾电流源）。
NMOS 尾电流源结构的两级运放也要求掌握！
第一级为差分输入级，从双端转为单端。
第二级是一个共漏的单级放大，其输出电压的摆幅为全摆幅。
超大规模集成电路设计考试复习提纲
超大规模集成电路设计秋季学期考试复习提纲第一章集成电路设计进展一、基本概念1．集成电路制造工艺发展水平的衡量指标。
2．集成电路制造工艺的特点。
3．集成电路的分类方式与设计需具备的四个要素。
4．集成电路设计方法的演变过程。
5．新型EDA工具的发展趋势。
二、论述与分析1．集成电路制造工艺的发展趋势。
2．集成电路产业结构经历的变革。
3．何谓全定制设计、半全定制设计和定制设计。
4．基于EDA工具，简述一般IC的设计步骤。
5．集成电路的基本设计方法。
第二章集成电路制造工艺一、基本概念1．常用的集成电路制造工艺。
2．集成电路生产制造基本流程。
3．版图的定义、组成。
4．CMOS数字集成电路的延迟组成。
二、论述与分析1．Bipolar、MOS/CMOS等集成电路制造工艺的各自特性。
2．CMOS反相器的门延迟。
3．连线延迟。
第三章集成电路设计描述与仿真一、基本概念1．在数字系统集成电路设计中，需要完成两方面任务。
2．描述方式和描述域。
3．集成电路硬件设计通常的分层。
4．集成电路设计验证及常用方法。
5．集成电路设计验证中的逻辑仿真。
二、论述与分析1．描述方式一般选择原则。
2．模拟（或称仿真）过程与形式验证。
3．仿真建模与仿真流程。
第四章集成电路设计综合一、基本概念1．设计综合定义与分类。
2．逻辑综合定义、步骤和输入信息。
3．CMOS数字集成电路总功耗的组成。
4．高功耗对集成电路的影响。
5．功率优化应在不同的设计层次上进行。
二、论述与分析1．逻辑综合的方法与策略。
2．CMOS静态功耗的成因与动态功耗的成因。
3．静态功耗与动态功耗的常用优化方法。
第五章集成电路测试与可测试性设计一、基本概念1．集成电路测试的基本定义与概念。
2．逻辑门层次的故障模型。
3．测试生成一般方法和算法生成的一般步骤。
4．集成电路可测试性设计的相关概念与设计方法种类。
二、论述与分析1．集成电路测试的基本思想与面临的挑战。
2．对于数字集成电路建立故障模型的基本要求。
半导体集成电路设计_复习大纲
复习大纲1-4章：1、双极集成电路工艺的隔离方法；2、隐埋层杂质的选择原则；3、外延层厚度包括哪几个部分，公式里的四项分别指什么？4、双极集成电路工艺中的七次光刻和四次扩散分别指什么？5、双极集成电路工艺中的双极晶体管的四层三结结构6、集成和分立的双极型晶体管结构上有何区别？7、基区扩散电阻的修正方式；8、扩散电阻最小条宽的确定原则；基区扩散电阻最小宽度受限的因素及其最小宽度？9、Al的方块电阻是0.05Ω/□，多晶硅的方块电阻是30Ω/□。
线宽是8μm，长度是10μm，试计算上述两种材料构成的电阻阻值10、SBD与普通二极管的相比，有哪些特点？11、集成电阻器和电容器的优缺点；12、集成NPN晶体管中的寄生电容13、横向PNP管的特点；14、横向PNP管的直流电流放大倍数小的原因；P31-3415、减小NPN晶体管中的集电极串联电阻r CS的方法；16、衬底PNP的特点；17、集成二极管中最常用的是哪两种，具体什么特点？18、SCT的工作特点？19、MOS集成电路工艺中提高场开启电压的方法？P4620、沟道长度调制效应21、器件的亚阈值特性22、四管单元→五管单元→六管单元是演变的？23、六管单元TTL与非门电路与五管单元相比，有哪些优点？若将它改造成STTL电路，哪些晶体管要加肖特基势垒二极管？7-10章、12、13、17章：1.CMOS静态反相器的主要类型？2.CMOS反相器设计采用两种准则：对称波形设计准则；准对称波形准则。
3.自举反相器电路，自举反相器的工作原理4.饱和E/E自举反相器的输出高电平比电源电压低一个开启电压；耗尽负载反相器，负载管为耗尽型MOSFET，其栅源短接。
5.有比反相器和无比反相器6.在CMOS电路中，负载电容C L的充电和放电时间限制了门的开关速度。
分析CMOS反相器中负载电容C L7.什么是导电因子，其值是多少？8.CMOS反相器三个工作区之间的关系9.CMOS反相器的上升和下降时间，如何使其基本相等？10.CMOS反相器功耗的组成？CMOS反相器的动态功耗为：输出端负载电容充放电功耗；消耗的平均功率跟电路中的电容充放电所需能量成正比，和开关频率成正比，和电源电压的平方成正比11.噪声容限是指与输入输出特性密切相关的参数.通常用低噪声容限和高噪声容限来确定12.器件尺寸可以减小寄生电容和沟道长度，从而改善电路的性能和集成度。
模拟集成电路设计_复习大纲
《模拟集成电路设计》复习大纲一、 概念：1. 密勒定理：如果将图（a ）的电路转换成图（b ）的电路，则Z 1=Z/(1-A V )，Z 2=Z/(1-A V -1)，其中A V =V Y /V X 。
这种现象可总结为密勒定理。
2. 沟道长度调制效应：当栅与漏之间的电压增大时，实际的反型沟道长度逐渐减小，也就是说，L 实际上是V DS 的函数，这种效应称为沟道长度调制。
3. 等效跨导Gm ：对于某种具体的电路结构，定义inDV I ∂∂为电路的等效跨导，来表示输入电压转换成输出电流的能力，跨导的表达式4. N 阱：CMOS 工艺中，PMOS 管与NMOS 管必须做在同一衬底上，若衬底为P 型，则PMOS 管要做在一个N 型的“局部衬底”上，这块与衬底掺杂类型相反的N 型“局部衬底”叫做N 阱。
5. 亚阈值导电效应：实际上，V GS =V TH 时，一个“弱”的反型层仍然存在，并有一些源漏电流，甚至当V GS <V TH 时，I D 也并非是无限小，而是与V GS 呈指数关系，这种效应叫亚阈值导电效应。
6. 有源电流镜：像有源器件一样用来处理信号的电流镜结构叫做有源电流镜。
7. 输出摆幅：输出电压最大值与最小值之间的差。
8. 放大应用时，通常使MOS 管工作在饱和区，电流受栅源过驱动电压控制，我们定义跨导来表示电压转换电流的能力。
9. 在模拟集成电路中MOS 晶体管是四端器件 10. 源跟随器主要应用是起到什么作用？11. λ为沟长调制效应系数，λ值与沟道长度成反比，对于较长的沟道，λ值较小。
12. 饱和区NMOS 管的电压条件及其其沟道电流表达式。
13. 共源共栅放大器结构的一个重要特性就是输出阻抗很高，因此可以做成恒定电流源。
14. MOS 管的主要几何参数15. 共模输入电平的变化会引起差动输出发生改变的因素有哪些？ 16. MOS 管的电路符号17. 增益小于1的单级放大器 18. N 阱和P 阱的概念19. MOS 管的二级效应的表达式，比如沟道长度调制效应、体效应、亚阈值效应 20. 按比例缩小理论：恒定电场、恒定电压、准恒压21. 采用电阻负载的共源级单级放大器其小信号增益Av 表达式 22. 在差动放大器设计中CMRR23. 带源极负反馈的共源级其小信号增益的表达式 24. 图示电路的小信号增益表达式。
集成电路设计方法--复习提纲
集成电路设计⽅法--复习提纲1.什么叫IC 的集成度？⽬前先进的IC规模有多⼤？集成度就是⼀块集成电路芯⽚中包含晶体管的数⽬，或者等效逻辑门数2012年5⽉ 71亿晶体管的NVIDIA的GPU 28nm2.什么叫特征尺⼨？特征尺⼨通常是指是⼀条⼯艺线中能加⼯的最⼩尺⼨，反映了集成电路版图图形的精细程度，如MOS晶体管的沟道长度，DRAM结构⾥第⼀层⾦属的⾦属间距（pitch）的⼀半。
3.⽬前主流的硅圆⽚直径是多少？12英⼨4.什么叫NRE(non-recurring engineering)成本?⽀付给研究、开发、设计和测试某项新产品的单次成本。
在集成电路领域主要是指研发⼈⼒成本、硬件设施成本、CAD⼯具成本以及掩膜、封装⼯具、测试装置的成本，产量⼩，费⽤就⾼。
5.什么叫recurring costs？重复性成本，每⼀块芯⽚都要付出的成本，包括流⽚费、封装费、测试费。
也称可变成本，指直接⽤于制造产品的费⽤，因此与产品的产量成正⽐。
包括：产品所⽤部件的成本、组装费⽤以及测试费⽤。
6.什么叫有⽐电路？靠两个导通管的宽长⽐不同，从⽽呈现的电阻不同来决定输出电压，它是两个管⼦分压的结果，电压摆幅由管⼦的尺⼨决定。
7.IC制造⼯艺有哪⼏种？双极型模拟集成电路⼯艺、CMOS⼯艺、BiCMOS⼯艺8.什么叫摩尔定律？摩尔定律⾯临什么样的挑战？当价格不变时，积体电路上可容纳的电晶体数⽬，约每隔24个⽉（现在普遍流⾏的说法是“每18个⽉增加⼀倍”）便会增加⼀倍，性能也将提升⼀倍；或者说，每⼀美元所能买到的电脑性能，将每隔18个⽉翻两倍以上。
⾯临⾯积、速度和功耗的挑战。
9.什么叫后摩尔定律？后摩尔定律下IC设计⾯临哪些挑战？解决⽅案？多重技术创新应⽤向前发展，即在产品多功能化(功耗、带宽等)需求下，将硅基CMOS和⾮硅基等技术相结合，以提供完整的解决⽅案来应对和满⾜层出不穷的新市场发展。
挑战：a单芯⽚的处理速度越来越快，主频越来越⾼，热量越来越多b.互联线延迟增⼤解决⽅案：1.多核、低功耗设计2.3D互联、⽆线互联、光互连延续摩尔定律“尺⼨更⼩、速度更快、成本更低”，还会利⽤更多的技术创新：节能、环保、舒适以及安全性架构：多核散热：研发新型散热器更薄的材料：⽤碳纳⽶管组装⽽成的晶体管速度更快的晶体管：超薄⽯墨烯做的晶体管纳⽶交叉线电路元件：忆阻器光学互联器件分⼦电路、分⼦计算、光⼦计算、量⼦计算、⽣物计算10. IC按设计制造⽅法不同可以分为哪⼏类？全定制IC：硅⽚各掩膜层都要按特定电路的要求进⾏专门设计半定制IC：全部逻辑单元是预先设计好的，可以从单元苦衷调⽤所需单元来掩模图形，可使⽤相应的EDA软件，⾃动布局布线可编程IC ：全部逻辑单元都已预先制成，不需要任何掩膜，利⽤开发⼯具对器件进⾏编程，以实现特定的逻辑功能。
集成电路设计基础第一章复习要点
集成电路设计基础第一章复习要点1、哪一年在哪儿发明了晶体管？发明人哪一年获得了诺贝尔奖？答：1947年美国贝尔实验室的（肖克莱）、（波拉坦）、和（巴丁）发明了晶体管，并且于1956年获得诺贝尔物理学奖。
2、世界上第一片集成电路是哪一年在哪儿制造出来的？发明人哪一年为此获得诺贝尔奖？答：1958年12月12日，在从事研究工作的发明了世界上第一块集成电路（）,为此他获得了42后即2000年的诺贝尔物理学奖。
3、什么是晶圆？晶圆的材料是什么？答：晶圆是指硅半导体集成电路制作所用的硅晶片，由于其形状为圆形，故称为晶圆，晶圆的原始材料是硅。
4、目前主流集成电路设计特征尺寸已经达到多少？预计2016年能实现量产的特征尺寸是多少？答:主流集成电路设计特征尺寸已经达到0.18~0.13,高端设计已进入90，2016年22量产。
5、晶圆的度量单位是什么？当前主流晶圆的尺寸是多少？答：英寸，当前的主流为12英寸。
6、摩尔是哪个公司的创始人？什么是摩尔定律？答：公司；摩尔定律：集成电路的集成度，即芯片上晶体管的数目，每隔18个月增加一倍或每三年翻两番。
7、什么是？英文全拼是什么？答：的缩写，称为系统芯片，也称为芯片系统。
8、说出、和的中文含义。
答：代工厂，无生产线，无芯片。
9、一套掩模一般只能生产多少个晶圆？答：1000个。
10、什么是有生产线集成电路设计？答：电路设计在工艺制造单位内部的设计部门中进行。
11、什么是集成电路的一体化()实现模式？答：集成电路发展的前三十中，设计、制造和封装都是集中在半导体生产厂家内进行的。
，称之为集成电路的一体化()实现模式。
12、什么是集成电路的无生产线()设计模式？答：拥有设计人才和技术，但不拥有生产线的设计模式称之为集成电路的无生产线()设计模式。
13、一个工艺设计文件()包含哪些内容？答：文件包括工艺电路模拟用的器件的参数，版图设计用的层次定义，设计规则，晶体管、电阻、电容等原件和通孔（）、焊盘等基本结构的版图，与设计工具关联的设计规则检查（）、参数提取（）和版图电路图对照（）用的文件。
13级《专用集成电路》复习提纲
2015年13级《专用集成电路设计》复习提纲
第一章
什么是VLSI的设计层次和领域？什么是前端设计和后端设计？
了解集成电路工艺发展的趋势和特点。
第二章
CMOS工艺的主要过程和原理是什么？
掌握基本的设计规则，能够根据设计规则计算版图尺寸。
第三章
集成电路的设计参数有哪些？
影响信号传输延迟的因素有哪些？能够求出基本电路的延迟。
第四章
能够由版图画出电路图。
能够设计出上升、下降沿对称的基本门电路。
掌握常用动态电路（预充电逻辑、多米诺逻辑及寄存器存储电路）的结构组成和工作原理，能够分析出电路的时域波形。
第五章
什么是全定制和半定制设计方法？分别适合哪些电路的设计？
Xilinx FPGA的组成和可编程原理是什么？
第六章
全定制的结构性设计方法是什么？哪些电路适合采用全定制方法？如存储器，加法器等。
第七章
故障的种类有哪些，什么是固定为1和0的故障？
了解测试的基本原理，能够生成组合电路的测试向量。
什么是可测性结构设计？了解常用的可测性设计方法(扫描设计技术，内建自测试)。
第八章
了解SPICE电路仿真，以及定时分析的基本原理，给定电路会分析其周期和建立时间余量。
了解DRC，LVS等的基本概念。
了解逻辑综合的原理和过程。
1。
集成电路设计方法--复习提纲
集成电路设计方法--复习提纲2、实际约束：设计最优化约束：建立时钟，输入延时，输出延时，最大面积设计规则约束：最大扇出，最大电容39.静态时序分析路径的定义静态时序分析通过检查所有可能路径上的时序冲突来验证芯片设计的时序正确性。
时序路径的起点是一个时序逻辑单元的时钟端，或者是整个电路的输入端口，时序路径的终点是下一个时序逻辑单元的数据输入端，或者是整个电路的输出端口。
40.什么叫原码、反码、补码？原码：X为正数时，原码和X一样；X为负数时，原码是在X的符号位上写“1”反码：X为正数是，反码和原码一样；X为负数时，反码为原码各位取反补码：X为正数时，补码和原码一样；X为负数时，补码在反码的末位加“1” 41.为什么说扩展补码的符号位不影响其值？ SSSS SXXX = 1111 S XXX + 1 ——2n2n12n1例如1XXX=11XXX,即为XXX-23=XXX+23-24.乘法器主要解决什么问题？ 1.提高运算速度2.符号位的处理43.时钟网络有哪几类？各自优缺点？ 1. H树型的时钟网络：优点：如果时钟负载在整个芯片内部都很均衡，那么H 树型时钟网络就没有系统时钟偏斜。
缺点：不同分支上的叶节点之间可能会出现较大的随机偏差、漂移和抖动。
2. 网格型的时钟网络优点：网格中任意两个相近节点之间的电阻很小，所以时钟偏差也很小。
缺点：消耗大量的金属资源，产生很大的状态转换电容，所以功耗较大。
3.混合型时钟分布网络优点：可以提供更小的时钟偏斜，同时，受负载的影响比较小。
缺点：网格的规模较大，对它的建模、自动生成可能会存在一些困难。
总线的传输机制？1. 早期：脉冲式机制和握手式机制。
脉冲式机制：master发起一个请求之后，slave在规定的t时间内返回数据。
握手式机制：master发出一个请求之后，slave在返回数据的时候伴随着一个确认信号。
这样子不管外设能不能在规定的t时间内返回数据，master都能得到想要的数据。
集成电路CAD复习提纲(ending)
I DS
KP
W
2 L0 2LD
V
GS
V T H 1 λV DS
2
25.模型参数提取技术 电路模拟的精确度不仅与器件模型本身有关，还与给定的器件模型参数值是否正确密切有关。所以准确地获取模型 参数是电路分析的重要工作。 26.模型参数提取方法 （1）用仪器直接测量 （网络分析仪测试 S 参数，晶体管特性图示仪 I-V 特性） （2）从工艺参数获得模型参数（根据工艺条件、样品测试图及设计参数 ） （3）模型参数的计算机优化提取（测量较少的器件电特性，采用最优化的曲线拟合）
第的时间内，用最低的成本，获得最佳的设计指标，且所用的芯片面积/功耗最小. 8.设计方法的种类 ·全定制设计方法 ·半定制设计方法 ·定制设计方法 ·可编程逻辑器件（PLD）设计方法 ·逻辑单元阵列设计方法 (FPGA) 【这两种自己制作】 9.全定制设计方法 适用范围：要求获得最高速度、最低功耗和最小芯片面积的设计 设计方法：利用人机交互式图形编辑系统，由版图设计人员进行版图中各个器件的设计和器件之间的互连设计。 特点：对每个晶体管进行电路参数和版图优化，以获得最佳的性能（包括速度和功耗）以及最小的芯片面积。 10.半定制设计方法 适用范围：要求成本低、周期短、生产批量比较小的芯片设计 设计方法：对门阵列芯片作“单独处理” ，即根据网络的要求，考虑如何进行门的布局和门之间的连线，也就是对用 于接触孔和连线的掩膜版（一般为 2~4 层掩膜）进行单独的设计和制作；然后再次进行工艺加工完成芯片的未完工 序。
电子科技大学中山学院—2— 厚德 博学 求是 创新
《超大规模集成电路设计方法学导论》 授课/张华斌 提纲/王嘉达
教材/杨之廉 申明 授课/张华斌 考核方式/日常作业 3 次 10% | 实验上机 5 次 30% 提纲/王嘉达 | 期末笔试 60%
1_1_集成电路设计复习提纲+答案
1. Please give out the general overview of the VLSI design hierarchy.1.请提供VLSI设计层次结构的一般概述。
图1.2书P22. Please give out the general VLSI design flow.2. 请给出一般的VLSI设计流程。
图1.3 p4书3. Consider the 2-input XOR function a b⊕. 2.6(a) Design an XOR gate using a 4:1 MUX.(b) Modify the circuit in (a) to produce a 2-input XNOR.(c) A full adder accepts inputs a, b, and c and calculates the sum bit ⊕⊕.Use your MUX-based gates to design a circuit with this a b coutput.4. An AOAI logic gate is described by the schematic in Figure 1. 2.12(a) Construct the nFET array using the logic diagram.(b) Apply bubble pushing to obtain the pFET logic. Use the diagram to construct the pFET array using the pFET rules.Figure 15. Use equations 1,()()n n n ox n G Tn WR C V V Lβμβ==-, for n R to find theunits of the electron mobility n μ. Then suppose that n μ=500 cm 2/V-sec and ()(3.30.7)G Tn V V V -=- is known.(a) Find the nFET resistance if W =10 μm, L =0.5 μm, and t o x =10 nm. (b) Find n R if the channel width is increased to a value of W =22 μm while the channel length remains the same. 3.116. Please calculate the midpoint voltage in VTC of NAND2.7.4?Figure 2 NAND2 logic circuit7. Consider a complex CMOS logic gate that implements the function:F a b c d e =⋅+⋅⋅. (a) Design the logic circuit. (b) An inverter with n p ββ=is used as a sizing reference. Find the device sizes in the gate if we choose to equalize the nFET and pFET resistances.7.118. Consider a process that has an oxide thickness of t o x=9.5 nm. The particle mobilities are given as μn=540 and 220 cm2/V-sec. An nFET and a pFET are made, both with W=12 μm, L=0.35 μm. Both have gate voltages of V G=3.3 V, while the threshold voltages are V Tn=0.65V and V Tp=-0.74 V. (a) Find the values of R n and R p for the two transistors.(b) Suppose that we want to keep the nFET the same size, but increase the width of the pFET to the point where R p=0.8 R n. Find the required width of the pFET.3.139. Consider the logic cascade shown in Figure 3. Use Logical Effort to find the relative size of each stage needed to minimize delay through the chain. Assume symmetric gates with r=2.5.8.8Figure 310. Please calculate the midpoint voltage in VTC of NOR2.Figure 4 NOR2 circuit11. P lease give out the output function and the CMOS circuit design of Figure 5.书p263 多米诺逻辑Figure 5F=a·b·c12. The logic chain in Figure 6 is constructed in a process with r=2.5. Determine the optimum sizing for each stage for the “highlighted” path indicated using the technique of Logical Effort. 8.9Figure 613. Write a Verilog description of the NAND latch in Figure 7. Includea time delay of 2 units for each NAND gate.10.3Figure 714. Construct the Verilog module for the logic network shown in Figure 8. Assume that the NOT gates have a time delay of 1 unit, while the AND2 gates have a delay of 2 units.10.4Figure 8。
集成电路设计基础复习要点
集成电路设计基础复习要点第一章集成电路设计概述1、哪一年在哪儿发明了晶体管？发明人哪一年获得了诺贝尔奖？2、世界上第一片集成电路是哪一年在哪儿制造出来的？发明人哪一年为此获得诺贝尔奖？3、什么是晶圆？晶圆的材料是什么？4、晶圆的度量单位是什么？当前主流晶圆尺寸是多少？目前最大晶圆尺寸是多少？5、摩尔是哪个公司的创始人？什么是摩尔定律？6、什么是SoC？英文全拼是什么？7、说出Foundry、Fabless和Chipless的中文含义。
8、什么是集成电路的一体化(IDM)实现模式？9、什么是集成电路的无生产线(Fabless)设计模式？10、目前集成电路技术发展的一个重要特征是什么？11、一个工艺设计文件(PDK)包含哪些内容？12、什么叫“流片”？13、什么叫多项目晶圆(MPW) ？MPW英文全拼是什么？14、集成电路设计需要哪些知识范围？15、著名的集成电路分析程序是什么？有哪些著名公司开发了集成电路设计工具？16、SSI、MSI、LSI、VLSI、ULDI的中文含义是什么？英文全拼是什么？每个对应产品芯片上大约有多少晶体管数目？17、国内近几年成立的集成电路代工厂家或转向为代工的厂家主要有哪些？18、境外主要代工厂家和主导工艺有哪些？第二章集成电路材料、结构与理论1、电子系统特别是微电子系统应用的材料有哪些？2、常用的半导体材料有哪些？3、半导体材料得到广泛应用的原因是什么？4、为什么市场上90%的IC产品都是基于Si工艺的？5、砷化镓(GaAs) 和其它III/V族化合物器件的主要特点是什么？6、GaAs晶体管最高工作频率f T可达多少？最快的Si晶体管能达到多少？7、GaAs集成电路主要有几种有源器件？8、为什么说InP适合做发光器件和OEIC？9、IC系统中常用的几种绝缘材料是什么？10、什么是欧姆接触和肖特基接触？11、多晶硅有什么特点？12、什么是材料系统？13、什么是半导体材料系统？14、异质半导体材料的主要应用有哪些？15、晶体和非晶体的区别是什么？16、本征半导体有何特点？17、什么是扩散运动？什么是漂移运动？18、PN结的主要特点是什么？19、双极型三极管三个区有什么不同？20、简述双极型三极管发射结，集电结在不同偏置时的工作状态。
集成电路复习重点
集成电路复习重点摩尔定律：集成度大约是每18个月翻一番的增长规律。
CE定律要求所有几何尺寸，包括横向和纵向尺寸，都缩小K倍；衬底掺杂浓度增大K倍；电源电压下降K倍。
CV定律要求所有几何尺寸都缩小K倍，衬底浓度增大K2倍；电源电压保持不变；以便使内部的耗尽层宽度和外部尺寸一起缩小。
QCE定律要求器件尺寸K倍缩小，衬底浓度增大αK倍，电源电压α/K倍（1﹤α﹤K）减小，使耗尽层宽度和器件尺寸一样缩小，同时维持器件内部电场分布不变，但是电场强度增大倍。
集成电路加工的三种操作：1、形成薄膜2、形成图形3、掺杂光刻步骤：1、气相成底膜2、旋转涂胶3、软烘4、对准和曝光5、曝光后烘焙6、显影7、坚膜烘焙8、显影检查N阱：在P型衬底上扩散N型区P阱：在N型衬底上扩散P型区闩锁效应：由NMOS的有源区、P衬底、N阱、PMOS的有源区构成的N-P-N-P结构，当其中一个三极管正偏时，就会构成正反馈形成闩锁。
防止闩锁效应的措施：1、减小阱区与衬底的寄生电阻2、降低寄生双极晶体管的增益3、使衬底反向偏压4、加保护环5、用外延衬底6、采用SOI工艺版图设计规则：1、微米规则：直接以微米为单位给出各种图形尺寸的要求优点：灵活性大，更能针对实际工艺水平缺点：通用性差2、λ规则：以λ为单位给出各种图形尺寸的相对值，λ是工艺中能实现的最小尺寸，一般用套刻间距作为λ值，可取栅长的一半优点：通用性强，适合CMOS按比例缩小的发展规律缺点：对深亚微米CMOS工艺不能简单套用λ规则SOI材料的三种技术：1、注氧隔离技术2、键合减薄技术3、智能剥离技术SOICMOS的优越性：1、每个器件都被氧化层包围，完全与周围的器件隔离，从根本上消除了闩锁效应2、减小了pn结电容和互连线的寄生电容3、不用做阱，简化工艺，极小面积4、极大的减小了源、漏区pn结面积，从而减小了pn结泄漏电流5、有很好的抗辐照功能6、实现三维立体集成阈值电压：沟道区源端半导体表面达到强反型所需的栅压，它是MOS 晶体管导通和截止的分界点。
集成电路设计基础复习
1、解释基本概念：集成电路，集成度，特征尺寸参考答案：A、集成电路（IC：integrated circuit）是指通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路互连，“集成”在一块半导体晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的集成块。
B、集成度是指在每个芯片中包含的元器件的数目。
C、特征尺寸是代表工艺光刻条件所能达到的最小栅长（L）尺寸。
2、写出下列英文缩写的全称：IC，MOS，VLSI，SOC，DRC，ERC，LVS，LPE参考答案：IC：integrated circuit；MOS：metal oxide semiconductor；VLSI：very large scale integration；SOC：system on chip；DRC：design rule check；ERC：electrical rule check；LVS：layout versus schematic；LPE：layout parameter extraction3、试述集成电路的几种主要分类方法参考答案：集成电路的分类方法大致有五种：器件结构类型、集成规模、使用的基片材料、电路功能以及应用领域。
根据器件的结构类型，通常将其分为双极集成电路、MOS集成电路和Bi-MOS 集成电路。
按集成规模可分为：小规模集成电路、中规模集成电路、大规模集成电路、超大规模集成电路、特大规模集成电路和巨大规模集成电路。
按基片结构形式，可分为单片集成电路和混合集成电路两大类。
按电路的功能将其分为数字集成电路、模拟集成电路和数模混合集成电路。
按应用领域划分，集成电路又可分为标准通用集成电路和专用集成电路。
4、试述“自顶向下”集成电路设计步骤。
参考答案：“自顶向下”的设计步骤中，设计者首先需要进行行为设计以确定芯片的功能；其次进行结构设计；接着是把各子单元转换成逻辑图或电路图；最后将电路图转换成版图，并经各种验证后以标准版图数据格式输出。
《集成电路原理与设计》重点内容总结教学提纲
集成电路原理与设计重点内容总结第一章绪论摩尔定律：（P4）集成度大约是每18个月翻一番或者集成度每三年4倍的增长规律就是世界上公认的摩尔定律。
集成度提高原因：一是特征尺寸不断缩小，大约每三年缩小一2倍；二是芯片面积不断增大，大约每三年增大1.5倍；三是器件和电路结构的不断改进。
等比例缩小定律：（种类优缺点）（P7-8）1. 恒定电场等比例缩小规律（简称CE定律）a. 器件的所有尺寸都等比例缩小K倍，电源电压也要缩小K倍，衬底掺杂浓度增大K倍,保证器件内部的电场不变。
b. 集成度提高忆倍，速度提高K倍，功耗降低K2倍。
c. 改变电源电压标准，使用不方便。
阈值电压降低，增加了泄漏功耗。
2. 恒定电压等比例缩小规律（简称CV定律）a. 保持电源电压和阈值电压不变，器件的所有几何尺寸都缩小K倍，衬底掺杂浓度增加忆倍。
b. 集成度提高忆倍，速度提高K2倍。
c. 功耗增大K倍。
内部电场强度增大，载流子漂移速度饱和，限制器件驱动电流的增加。
3. 准恒定电场等比例缩小规则（QCE）器件尺寸将缩小K倍，衬底掺杂浓度增加K（ 1< <K）倍，而电源电压则只变为原来的/K 倍。
是CV和CE的折中。
需要高性能取接近于K,需要低功耗取接近于1。
写出电路的网表：A BJT AMPVCC 1 0 6Q1 2 3 0 MQRC 1 2 680RB 2 3 20KRL 5 0 1KC1 4 3 10UC2 2 5 10UVI 4 0 AC 1.MODEL MQ NPN IS=1E-14+BF=80 RB=50 VAF=100.OP.END常用器件的端口电极符号器件名称端口付号缩与Q （双极型晶体管） C （集电极），B （基极），E （发射极），S （衬底）M （MO场效应管） D （漏极），G （栅极），S （源极），B （衬底）J （结型场效应管） D （漏极），G （栅极），S （源极）B （砷化镓场效应管） D （漏极），G （栅极），S （源极）电路分析类型.OP直流工作点分析.TRAN瞬态分析• DC直流扫描分析• FOUR傅里叶分析•TF传输函数计算.MC豕特卡罗分析•SENS灵敏度分析•STEP参数扫描分析.AC交流小信号分析•WCASE最坏情况分析• NOISE噪声分析•TEMP温度设置第二章集成电路制作工艺集成电路加工过程中的薄膜：（P15）热氧化膜、电介质层、外延层、多晶硅、金属薄膜。
数字集成电路设计复习提纲
数字集成电路设计复习提纲(1-7章)2021-121. 数字集成电路的本钱包括哪几局部？●NRE (non-recurrent engineering) costs固定本钱●design time and effort, mask generation●one-time cost factor●Recurrent costs重复性费用或可变本钱●silicon processing, packaging, test●proportional to volume●proportional to chip area2. 数字门的传播延时是如何定义的？一个门的传播延时tp定义了它对输入端信号变化的响应有多快。
3. 集成电路的设计规则(design rule)有什么作用？❑Interface between designer and process engineer❑Guidelines for constructing process masks❑Unit dimension: Minimum line width▪scalable design rules: lambda parameter (可伸缩设计规则，其缺乏:只能在有限的尺寸范围内进展。
)▪absolute dimensions (micron rules,用绝对尺寸来表示。
)4. 什么是MOS晶体管的体效应？5. 写出一个NMOS晶体管处于截止区、线性区、饱和区的判断条件，以及各工作区的源漏电流表达式〔考虑短沟效应即沟道长度调制效应，不考虑速度饱和效应〕注：NMOS晶体管的栅、源、漏、衬底分别用G、S、D、B表示。
6. MOS晶体管的本征电容有哪些来源？7. 对于一个CMOS反相器的电压传输特性，请标出A、B、C三点处NMOS管和PMOS管各自处于什么工作区？Out InV DDPMOSNMOS8. 在CMOS 反相器中，NMOS 管的平均导通电阻为R eqn ，PMOS 管的平均导通电阻为R eqp ，请写出该反相器的总传播延时定义。
集成电路设计基础复习提纲.doc
集成电路设计基础复习提纲—EDA常用unix命令Ls:显示当前目录下的文件和路径Pwd:显示当前文件的绝对路径.cd :进入指定目录more显示文件内容cp;复制rm;删除mkdir;仓腱目录vi;创建或修改一个文件tar;打包文件zip ;压缩文件unzip ;解压文件ftp :传送文件二基本概念1版图设计CIW :命令解释窗口Library 库‘Reference Library,相关库Library Path ,库路径Cell单元View，视图Techfiler.tf,工艺文件cds.lib,库管理文件techfile.cds , ASCII 文件LSW ,涂层选择窗口display.drf ,图层显示文件LayerPurpose Pair;涂层用途配对,Cellview Attributes and Properties ;单元视图属性,Instance ,单元2 DIVA验正DRC,（设计规则检查）EXTRACT （提取）ERC（电路规则检查）LVS,（版图和电路图比较）Hierarchy （层次化），Flatten（平面化），Derived Layer （导出层），Original Layer （原始层）,Soft-Connect （软连接）,Recognition Layer （识别层），MatchType （匹配）,permute （交换），prune （删除）,三DIVA验正命令及操作1 DIVA程序结构Dre:图层工艺命令用限制块去包含或排除特定的命令群组改全局变量drc/extract dre命令去检测EXT程序结构预先设定提取设备的声明定义设备识别层定义终端名定义软连接如需定义连接声明完成声明输出2图层处理：geomNot, geomCat , GeomAnd, geomOr, geomAndNot, GeomXor, geomOutside, geomlnside, GeomButting, geomCoincident,geomEnclose ,geomOverlap, geomSize, geomStretch, saveDerived, copyGraphics, geomErase ,GeomXor这个命令输出两层或多层之间非公有的部分,geomNot（输出输入层的反），geomCat使所有的输入层连续。
集成电路原理及设计复习资料
集成电路原理及设计复习资料一、基础知识第二章集成电路中的寄生一、关于寄生1、通过隔离把硅片分成一定数目的相互绝缘的隔离区2、在各个隔离区制作晶体管，电阻等元件3、制作互连线，把各个元件按照一定功能连接起来答：在通常情况下，V DD与V SS之间有一个反偏的阱——衬底结隔离，只有一个很小的二极管漏电流在其间流过。
但在一定的外界因素触发下(如大的电源脉冲干扰或输入脉冲干扰，特别是在γ射线瞬时辐照下)，V DD和V SS之间会感生一个横向电流I RS，而使P沟MOSFET 源区P＋周围的N衬底电位低于P＋源区，当这个电位差达到一定程度后(＞0.7V)，会导致P ＋——衬底结正偏，少数载流子空穴从P＋源区注入衬底。
如果P＋源区接近P－阱，则一部分空穴被衬底反偏结收集，寄生的横向PNP管导通，同样，阱内的横向电流I RW会使寄生的纵向NPN管导通。
这两个寄生三极管都导通时，就形成一个正反馈闭合回路，此时即使外界的触发因素消失，在V DD和V SS之间也有电流流动，这就是所谓的“自锁现象”。
如果电源能提供足够大的电流，则由于自锁效应，电路将最终因电流过大而烧毁。
（4分）l产生自锁的基本条件有三个：（1）外界因素使两个寄生三极管的EB结处于正向偏置；（2）两个寄生三极管的电流放大倍数（3）电源所提供的最大电流大于寄生可控硅导通所需要的维持电流I H（7分）消除自锁的方法（1）在版图设计时采用隔离环、伪收集极，加多电源接触孔和地接触孔的数目，加粗电源线和地线，对电源接触孔和地接触孔进行合理的布局等，以减小有害的电位梯度。
（2）工艺上对于横向寄生PNP管，保护环是其基区的一部分，施以重掺杂可降低PNP管的βPNP；对于纵向寄生NPN管，工艺上降低其βNPN有效的办法是采用深阱扩散，来增加基区宽度；为了降低Rw，可采用倒转阱结构，即阱的纵向杂质分布与一般扩散法相反，高浓度区在阱底；为了降低Rs，可采用N＋—Si上外延N－作为衬底。
集成电路设计基础复习
1、解释根本概念：集成电路，集成度，特征尺寸参考答案：A、集成电路〔IC：integrated circuit〕是指通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路互连，“集成〞在一块半导体晶片〔如硅或砷化镓〕上，封装在一个外壳，执行特定电路或系统功能的集成块。
B、集成度是指在每个芯片中包含的元器件的数目。
C、特征尺寸是代表工艺光刻条件所能到达的最小栅长〔L〕尺寸。
2、写出以下英文缩写的全称：IC，MOS，VLSI，SOC，DRC，ERC，LVS，LPE参考答案：IC：integrated circuit；MOS：metal oxide semiconductor；VLSI：very large scale integration；SOC：system on chip；DRC：design rule check；ERC：electrical rule check；LVS：layout versus schematic；LPE：layout parameter extraction3、试述集成电路的几种主要分类方法参考答案：集成电路的分类方法大致有五种：器件构造类型、集成规模、使用的基片材料、电路功能以及应用领域。
根据器件的构造类型，通常将其分为双极集成电路、MOS集成电路和Bi-MOS集成电路。
按集成规模可分为：小规模集成电路、中规模集成电路、大规模集成电路、超大规模集成电路、特大规模集成电路和巨大规模集成电路。
按基片构造形式，可分为单片集成电路和混合集成电路两大类。
按电路的功能将其分为数字集成电路、模拟集成电路和数模混合集成电路。
按应用领域划分，集成电路又可分为标准通用集成电路和专用集成电路。
4、试述“自顶向下〞集成电路设计步骤。
参考答案：“自顶向下〞的设计步骤中，设计者首先需要进展行为设计以确定芯片的功能；其次进展构造设计；接着是把各子单元转换成逻辑图或电路图；最后将电路图转换成幅员，并经各种验证后以标准幅员数据格式输出。
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1.什么叫IC 的集成度？目前先进的IC规模有多大？集成度就是一块集成电路芯片中包含晶体管的数目，或者等效逻辑门数2012年5月 71亿晶体管的NVIDIA的GPU 28nm2.什么叫特征尺寸？特征尺寸通常是指是一条工艺线中能加工的最小尺寸，反映了集成电路版图图形的精细程度，如MOS晶体管的沟道长度，DRAM结构里第一层金属的金属间距（pitch）的一半。
3.目前主流的硅圆片直径是多少？12英寸4.什么叫NRE(non-recurring engineering)成本?支付给研究、开发、设计和测试某项新产品的单次成本。
在集成电路领域主要是指研发人力成本、硬件设施成本、CAD工具成本以及掩膜、封装工具、测试装置的成本，产量小，费用就高。
5.什么叫recurring costs？重复性成本，每一块芯片都要付出的成本，包括流片费、封装费、测试费。
也称可变成本，指直接用于制造产品的费用，因此与产品的产量成正比。
包括：产品所用部件的成本、组装费用以及测试费用。
6.什么叫有比电路？靠两个导通管的宽长比不同，从而呈现的电阻不同来决定输出电压，它是两个管子分压的结果，电压摆幅由管子的尺寸决定。
7.IC制造工艺有哪几种？双极型模拟集成电路工艺、CMOS工艺、BiCMOS工艺8.什么叫摩尔定律？摩尔定律面临什么样的挑战？当价格不变时，积体电路上可容纳的电晶体数目，约每隔24个月（现在普遍流行的说法是“每18个月增加一倍”）便会增加一倍，性能也将提升一倍；或者说，每一美元所能买到的电脑性能，将每隔18个月翻两倍以上。
面临面积、速度和功耗的挑战。
9.什么叫后摩尔定律？后摩尔定律下IC设计面临哪些挑战？解决方案？多重技术创新应用向前发展，即在产品多功能化(功耗、带宽等)需求下，将硅基CMOS和非硅基等技术相结合，以提供完整的解决方案来应对和满足层出不穷的新市场发展。
挑战：a单芯片的处理速度越来越快，主频越来越高，热量越来越多b.互联线延迟增大解决方案：1.多核、低功耗设计2.3D互联、无线互联、光互连延续摩尔定律“尺寸更小、速度更快、成本更低”，还会利用更多的技术创新：节能、环保、舒适以及安全性架构：多核散热：研发新型散热器更薄的材料：用碳纳米管组装而成的晶体管速度更快的晶体管：超薄石墨烯做的晶体管纳米交叉线电路元件：忆阻器光学互联器件分子电路、分子计算、光子计算、量子计算、生物计算10. IC按设计制造方法不同可以分为哪几类？全定制IC：硅片各掩膜层都要按特定电路的要求进行专门设计半定制IC：全部逻辑单元是预先设计好的，可以从单元苦衷调用所需单元来掩模图形，可使用相应的EDA软件，自动布局布线可编程IC ：全部逻辑单元都已预先制成，不需要任何掩膜，利用开发工具对器件进行编程，以实现特定的逻辑功能。
11. 列举静态CMOS 反相器的特性？1.输出时满摆幅，这样就具备高的噪声容限；2.无比逻辑，输出与器件的相对尺寸无关；3.低输出阻抗，它对噪声和干扰不敏感，输出典型值在K 欧数量级4.高输入电阻，维态输入电流几乎为0，理论上可以驱动无穷多个门，但扇出越大，瞬态响应越差。
5.不消耗任何静态功耗12. 给出 Noise Margin 的定义？噪声容限是指在前一级输出为最坏的情况下，为保证后一级正常工作，所允许的最大噪声幅度，分为L NM (低电平噪声容限）和H NM （高电平噪声容限）。
OL IL L V -V NM = IH OH H V -V NM =OL OH V V 、分别为输出额定高电压和输出额定低电压，IL IH V V 、用来界定可接受的高电压和可接受的低电压，他们代表VTC 增益等于-1的点。
在答这道题的时候最好把图画上去。
13. 开关阈值VM 的定义开关阈值VM 定义为Vin=Vout 的点。
14. 提高CMOS 反相器的P 或提高N 管的强度，开关阈值如何改变？提高P 管的驱动强度就是增大p 管的宽长比，开关阈值将变大。
反之，开关阈值减小15. 什么叫工艺角？什么叫PVT （process ，voltage ，temperature ）？在不同的晶片之间以及在不同的批次之间，MOSFETs 参数变化很大。
为了在一定程度上减轻电路设计任务的困难，我们把NMOS 和PMOS 晶体管的速度波动范围限制在由四个角所确定的矩形内，形成工艺角。
工艺角包含TT 、SS 、FF 、SF 、FS.设计除了要满足工艺角外，还需要满足电压和温度等条件，形成PVT 条件。
16. 最坏的延迟一定出现在SS 工艺角吗？最好最坏的定义因不同类型的设计有所不同。
最坏的延迟也不都出现在ss 。
17. 采用串联反相器链后，与没有采用串联反相器链前的延迟相比，哪个大？不一定，串联反相器链的级数是有个最优值的，超过最优值后，随着反相器链的增加延时是增加的，若没超过最优值，随反相器链的增加延时减小。
18. 什么叫静态电路？什么叫动态电路？静态电路是指每个时刻每个门的输出通过一个低阻抗路径连到VDD 或VSS 上，同时在任何时刻该门的输出即为该电路实现的布尔函数值（忽略在切换期间的瞬态响应）。
动态电路是指电路依赖于把信号值暂时存放在高阻路径电路节点的电容上，它所形成的门比较简单且比较快，但设计和工作比较复杂，对噪声敏感。
19. 列举动态CMOS 门特性1，逻辑功能由NMOS 下拉网络实现，晶体管的数目明显少于静态情况，为N+2而不是2N 。
2，动态逻辑门具有较快的开关速度。
负载电容小。
3，全摆幅输出，即VOH=VDD,VOL=VSS。
4，是无比逻辑门，PMOS预充电器件的尺寸对于实现门的正确功能并不重要。
5，不存在静态功耗，但表现出高开关活性，功耗往往要大于静态互补CMOS门6，由于动态门的结构使得每个时钟周期最多只能翻转一次，毛刺或动态故障在动态逻辑中并不发生7，在求值周期，PDN下拉网络把输入信号超过N管的阈值电压V TN时就开始导通，因此把这个门的开关阈值V M以及V IH和V IL都设为V TN是合理的。
因此低电平噪声容限NM L较小。
8，需要预充电和求值时钟20.动态CMOS门的信号完整性问题对电路有什么样的影响？具体又表现为哪些问题？解决策略？动态CMOS门的信号完整性问题将会使动态电路不能正确工作。
其包括的问题及相应解决策略如下：电荷泄露问题。
策略：采用静态泄露器补偿电荷泄露。
电荷分享问题。
策略：增加NMOS预充电管对内部关键结点充电。
回栅耦合问题。
策略：在设计和布置动态电路版图时尽可能减少电容耦合。
时钟馈通问题。
策略：在设计和布置动态电路版图时尽可能减少电容耦合。
21.动态门级联会存在什么问题？避免该问题的原理是什么？解决方法？级联动态门中，由于每个门的输出（并且是下个门的输入）被预充电至1，这样在求值周期开始时可能造成无意的放电，因为动态门依靠电容存储，正确的电平将不会恢复，电荷损失导致噪声容限降低并可能引起功能出错。
避免该问题的原理是：在预充电期间置所有的输入为0。
解决办法：采取多米诺逻辑，每个动态逻辑输出接一个静态反相器。
22.什么叫建立时间、保持时间，t c-q，t cd建立时间是在时钟翻转之前数据输入（D）必须有效的时间。
保持时间时在时钟翻转之后输入输入必须仍然保持有效的时间。
t c-q是最坏情况下的延时，即时钟翻转有效之后，数据从输入到输出的时间。
t cd是最小传播延时，也就是污染延时。
23.什么叫clock skew？对时钟周期是否有影响？对电路性能的影响？时钟偏差是指一个时钟翻转的到达时间在空间上的差别。
时钟偏差并不造成时钟周期的变化，造成的只是相位上的偏移。
正偏差能够增加电路的数据通量，即时钟周期可以缩短。
但这一改进的范围是有限的，因为较大的偏差会导致对保持时间的约束；负偏差提高了抗竞争的能力，可以避免出错，但时钟周期要增加，会降低电路的性能。
24.最大时钟频率由什么决定？最小时钟周期T≥t c-q+t plogic+t su25.Hold time 应该满足的条件？t hold≤t cdregister+ t cdlogic26.Clocked CMOS寄存器、真单相钟控寄存器TSPC、脉冲寄存器主要解决了什么问题？Clocked CMOS寄存器是基于主从概念并对时钟重叠不敏感的正沿触发寄存器，解决时钟0-0重叠敏感的问题，但1-1重叠仍有点影响。
真单相钟控寄存器TSPC，利用单相时钟彻底解决两相时钟电路的时钟重叠问题。
可以将逻辑功能嵌入到锁存器中，减少与锁存器相关的延时。
脉冲寄存器在时钟上升（下降）沿附近生成一个短脉冲，在一个很短的窗口内采样输入，使得锁存器开放时间（即透明时间）非常短而避免了竞争情况。
27.采用流水线的条件是什么？各逻辑块具有近似的传播延时，并且寄存器延时相对于逻辑延时来说小得多.28.IC设计可以分为哪几个层次？IC设计可以分为哪几个域？IC设计的设计策略？层次：器件层，电路层，逻辑层，RTL层次，系统层/算法层域：结构域、行为域、物理域策略：1、层次化设计：从高层到低层次、从抽象到具体、利用多人同时进行设计，使设计思路清晰，设计工作简化。
缺点：不能解决复杂性问题，最终可能存在一系列子系统。
2、规则化设计：尽可能将电路划分成一组相同或相似的模块，减少单元模块，减少需要验证的子部件数量。
3、模块化设计：对系统进行仔细地功能划分和结构分析，模块必须有明确定义的功能和接口。
4、局部化设计：通常指时间局部化，指遵守某种时间或时序协议。
29.Verilog HDL的基本结构？Module<模块名>（<端口列表>）端口说明（input,outpout,inout）参数定义数据类型定义连续赋值语句（assign）过程块（initial和always）-行为描述语句底层模块实例任务和函数延时说明块endmodule30. MOSFET model 有哪些？BSIM1,BSIM2,BSIM3, BSIM4, BSIM5 BSIM:Berkely Short-Channel IGFET Model31.共多栅晶体管（CMG）？每个晶体管有两个或三个栅，从而提高了晶体管控制电流的能力（即计算能力），并降低了功耗，减少了电流间的相互干扰。
32.什么叫动态时序模拟？什么叫静态时序模拟？各自有什么优缺点？动态时序模拟是用逻辑模拟器，配以带时序描述的单元库和互连参数，采用“事件驱动”算法，通过激励细化模拟步长，并计算信号状态变化的时间及其在路径上的传播以达到功能和时序错误的同时验证。
优点：能同时验证功能和时序错误；容易检查竞争冒险；可用于所有电路结构缺点：太耗费机器资源和计算时间；很难提供完备的激励文件，验证不充分静态时序模拟: 前提是同步逻辑设计，它关注的是时序间的相对关系而不是评估逻辑功能，无需用向量去激活某条路径，而是对所有的时序路径进行错误分析。