LDMOS 器件设计

Isolation (junction breakdown & punchthrough) or trench isolation rule High well concentration to improve dv/dt performance
Symmetric Device Channel length depend on Vt rolloff and IV Curve matching Layout design to avoid parasitic MOS and fieldMOS
c
结构二，见右图2
Jfet区靠NM横向扩散定义，漂移区为NM的 长度和浓度定义；
Deep-Pwell P-sub
图2
结构三，见右图3
Jfet区靠Nwell注入窗口与有源区的交叠尺寸定义， 漂移区为Nwell中场氧长度定义；
Drift length design:
图3
基于设计时尽量将漂移区中的电场做均匀，均匀场强度近似为2e5V/cm。 因此漂移区长度一般设定为：Off-BV/2E5, 后续根据实际特性再优化；
Stop
High voltage Device-LDMOS
• Main Form：
关态：低漏电下可承受高偏压； 开态：低导通电压下传到大电流；
• 表征主要参数：
DC 参数：
关态/开态击穿电压：BVoff/BVon；
开启电压，导通电阻Rdson； 热载流子效应；
AC 参数（EAS, dv/dt，栅电荷，栅开关速度等）
P-body
Rch Rdrift Rjfet
图2
High voltage Device-LDMOS
Off-BV:
关态击穿电压，与Rdson是一对矛盾体。 提高LDMOS性能的方法： Super junction RESURF
Field plate
漂移区掺杂工程 以上多种方法结合
High voltage Device-LDMOS
DC Effect in Device:
Quasi-saturation（准饱和）:
随栅压的增高，电流的增幅很小，出现拥挤现象。 此时本征MOS出于准饱和区，即电流与漏断电压线性相关。 现有解释： 1.漂移区当中存在载流子速度饱和； 2.在电流路经上形成了耗尽层（漂移区pinch off）；
Drift Length≈
Off-BV (V) 20 (V/um)
Higher off-BV leads thicker oxide under poly plate, but lower Rdson needs thinner oxide
Optimization
N
Accept
Y/N Y
N
Meet Target Y/N Y
On-BV:
寄生晶体管打开：通过将Isub路经上的电阻降低可有效改善； 漂移区中发生雪崩击穿，可通过降低漂移区的浓度梯度来改善；
High voltage Device-LDMOS
Device dimension design--channel design:
Channel structure:
High voltage Device-LDMOS
b
P+ N+
L
P-body
NM
N+ NG
NM
N+ P+ P-body
c
Device design-- drift design:
Drift oxide thickness&Poly plate:
Deep-Pwell P-sub
图2 合理的场板设计可以使漂移区的平均电场增加，减小 电场峰值，从而达到抑制热载流子效应，提高击穿电压等 目的。随着场板长度的增加，场板下的电场峰值先减小后增加，但是场板长度过 长时，反而会增强漏端电场，因此，对于LDMOS，场板长度有一个最优值。
High voltage Device-LDMOS
DC Effect in Device:
Self Heating Effect（SHE):
在大电压/大电流的情况下，电流随电压的升高而降低的现象。 这是因为在器件内部温度升高，导致电子迁移率下降，电流降低。 这种现象在饱和和准饱和区都可能出现。
P+ N+
L
P-body
NM
N+ NG
NM
N+ P+ P-body
c
Deep-Pwell P-sub
如右图2，沟道直接由DWELL的横向扩散形成；
Channel length design:
对于非对称器件初始设计一般为1～2um，后续根据rolling-off/punch through/Rdson的特性进行优化
Start
Get device Spec Modify device Spec
N
Judge whether device spec is reasonable Y/N Y Key Process/Device Condition Others
Device Key Sizes Decision
Channel Length is 1~2um for Asymmetric device, depend on Vt roll-off & Rdson
P-sub
c
Deep-Pwell
RD
NM N+ NG
对Rds影响较大的参数： Rch与沟道掺杂浓度Na，与沟道长度相关L。Na↑或L↑ 均导致Rch增尺寸越 小或浓度越低，均导致该电阻越高； Rdrift与漂移区的长度和浓度相关，长度越长或浓度越低， 均导致该电阻升高；
High voltage Device-LDMOS
DC Effect in Device:
Impact ionization（碰撞电离）：
对于高压器件存在两部分，沟道的碰撞电离和漂移区内部的碰撞电离。 沟道碰撞，即沟道和漂移区界面附近产生，影响Isub的第一个峰值，对器件的 可靠性产生影响。 漂移区内碰撞，靠近漏端引出产生，影响Isub的第二个峰，对on-BV影响较为 明显。
MOSFET Device Design
Agenda
CMOS:
器件设计流程 器件形成及影响因素 短沟MOSFET的考虑
HV MOS-LDMOS:
器件设计流程 高压器件的表征参数 高压器件尺寸和结构设计 高压器件特有的DC效应
Question:
LDMOS/HVMOS Device Design
Drift junction depth&concentration：
在RESURF-LDMOSFET中就是利用了掺杂n区（漂移区）的完全耗尽来 提高器件耐压，因而降低了器件漂移区表面附近的电场；因此需要漂移区的 结深相对较小，才能提高漂移区的浓度；
NG的作用：
改善漂移区浓度分布，减小浓度梯度，从而达到提高on-BV的目的。
Question
• • • • •
Punch through与DIBL区别； What is narrow width effect? What’s the theory? What is the buried channel device？ RESURF原理？ 如何改善LDMOS on-BV?
Thanks！
High voltage Device-LDMOS
Device design-- drift design:
Drift structure:
图1
b
结构一，见右图1
Jfet区为沟道横扩后定义，漂移区为Nwell和BN构成；
P+ N+
L
P-body
NM
N+ NG
NM
N+ P+ P-body
High voltage Device-LDMOS
Rdson: 导通电阻，综合评价电流和器件面积的参数；
P+ N+
b
L’
L
P-body
NM
N+ NG
NM
N+ P+ P-body
评价：在相同BV下，Rdson尽可能做小 计算方式：Rdson=Area*Rds， 图1 Rds（slope of Ids-on@Vgs(Vdd or 3MV/CM) and Vds=0.1V RS Area：器件所占面积，以图1为例为Area=L’x channel width; Rds: Rds=RS+Rch+Rjfet+Rdrift+RD, P+ N+
Poly Plate Size depend on simulation or wafer data
Higher off-BV leads deeper drift junction depth (0.1~1um) and longer drive in time
Drift / Well plane junction BV must be much higher than off-BV for LSLDMOS, it leads low well concentration, but HSLDMOS need high well concentration to RESURF Gradient doping profile between drift and drain for on-BV performance
横向均匀掺杂（S→D掺杂浓度大体相同）
结构为常规的沟道注入来调整Vt值 优点：工艺简单； 缺点：器件相对所需尺寸增大
横向非均匀掺杂（ S→D掺杂浓度降低，靠近S浓度高）