集成电路工艺与及版图设计
集成电路设计3-版图设计
版图设计的重要性
1
版图设计是集成电路制造过程中的关键环节，它 决定了集成电路的性能、功能和可靠性。
2
通过版图设计，可以将电路设计转化为实际制造 的物理结构，从而实现电路设计的目标。
3
版图设计的精度和质量直接影响到集成电路的性 能和制造良率，因此需要高度的专业知识和技能。
在芯片内部加入自测试模块，实现自动测试和 故障诊断。
可测性增强
通过增加测试访问端口和测试控制逻辑，提高芯片的可测性。
05
集成电路版图设计的挑 战与解决方案
设计复杂度挑战
总结词
随着集成电路规模不断增大，设计复杂 度呈指数级增长，对设计效率提出巨大 挑战。
VS
详细描述
随着半导体工艺的不断进步，集成电路设 计的规模越来越大，晶体管数量成倍增加 ，导致设计复杂度急剧上升。这不仅增加 了设计时间和成本，还对设计精度和可靠 性提出了更高的要求。
03
还需要考虑存储器的功耗和散热问题，以确保在各种应用场景下的稳 定运行。
04
高密度存储器版图设计需要具备高容量、高速、低功耗和高可靠性等 特点，以满足大数据、云计算等领域的需求。
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04
还需要考虑散热设计，以确保在高负载情况下CPU的 稳定运行。
案例二：低功耗MCU版图设计
低功耗MCU版图设计需要重点 关注功耗优化，采用低功耗工 艺和电路技术，如CMOS工艺
、低功耗逻辑门等。
还需要考虑低电压供电和电源 管理设计，以确保MCU在各种 应用场景下的稳定运行。
设计过程中需要优化芯片内部 结构和电路布局，降低芯片的
半导体集成电路第4章-版图设计与举例
5、电阻最小条宽的选取
综上所述，电阻最小线条宽度
a、受版图设计规则限制; b、受功耗的限制; c、受电阻精度的限制 。
版图设计的一般程序
一、电路的模拟实验及理论分析
工作的目的：
1、了解电路的工作原理。
2、得到电路的静态工作点及支路电流。 3、了解电路中每个元件的参数（包括寄生效应） 对电路的静态参数和瞬态参数的影响。 4、了解电路的温度特性。
二、工艺设计 工作的任务： 1、充分了解生产厂家的工艺水平。 制版与光刻 封装及管壳 的生产工艺。 外延与扩散 集成度与成品率
目的：实现电路中各个元件的电隔离
规则：
1、集电极等电位的NPN管可共用一个隔离区（基极 等电位的PNP管可共用一个隔离区）
2、二极管按晶体管原则处理。
3、原则上，所有硼扩散电阻可共用同一隔离区。
4、当集电极电位高于硼扩散电阻的电位时，晶体管
与电阻可置于同一隔离区。 5、在不违反上述规则的前提下，划分隔离区可以灵 活掌握，以便于排版与布线。
2、根据实际工艺水平及电路需要，选择一套适当 3、确定每一套工序的工艺要求。
三、确定版图设计的基本尺寸和规则
任务：根据实际工艺水平，确定最小线条
宽度，最小套刻间距及其它最小尺寸。 四、元件设计 根据电路对元件的要求，如（耐压、电流 容量、频率特性等）以及基本尺寸，确定每个 元件的图形及尺寸。
五、划分隔离区
二、电流容量 晶体管存在发射极电流集边效应，使最 大电流受有效发射极周长的影响。
I E max aI E eff
数字电路中： a一般取 0.16~0.40mA/um 模拟电路中： a一般取0.04~0.16mA/um LE-EFF通常取正对基区接触孔的发射极 边沿。
集成电路工艺基础及版图设计
氧化环境中使硅表面发生氧化, 生成SiO2 薄膜。
滤气 球 O2
流量 控制
二通
温度 控制
硅片 氧化 炉
石英 管 温度 控制
图2 - 1 热氧化示意图
❖
根据氧化环境的不同， 又可把热
氧化分为干氧法和湿氧法两种。 如果氧
化环境是纯氧气， 这种生成SiO2薄膜的 方法就称为干氧法。 干氧法生成SiO2薄 膜的机理是： 氧气与硅表面的硅原子在
（2 -4）
SiH4+2O2→SiO2↓+2H2O
❖ 2.2.2 掺杂工艺
❖
集成电路生产过程中要对半导体
基片的一定区域掺入一定浓度的杂质元
素， 形成不同类型的半导体层， 来制作
各种器件， 这就是掺杂工艺。 由此可见，
掺杂工艺也是一种非常重要的基础工艺。
掺杂工艺主要有两种： 扩散工艺和离子
注入工艺。
间测试之前的所有工序。 前工序结束时，
半导体器件的核心部分——管芯就形成了。
前工序中包括以下三类工艺：
❖
（1） 薄膜制备工艺： 包括氧化、工艺： 包括离子注入和
扩散。
❖
（3） 图形加工技术： 包括制版和
❖
2) 后工序
❖
后工序包括从中间测试开始到器
❖
1. 扩散工艺
❖
物质的微粒总是时刻不停地处于
❖
扩散的机理有两种： 替位扩散和
填隙扩散。 在高温的情况下， 单晶固体
中的晶格原子围绕其平衡位置振动， 偶
然也可能会获得足够的能量离开原来的
位置而形成填隙原子， 原来的位置就形
成空位, 而邻近的杂质原子向空位迁移，
这就是杂质的替位扩散方式。 杂质原子
制造工艺-CMOS集成电路原理图及版图
硅芯片上的电子世界—晶体管
• 三级管：pnp，npn • 硅芯片上的三极管：
2012年春季
P+ …N…+. P+
N阱
P型衬底
28中北大学
三极管的设计
CMOS工艺下可以做双极晶体管。 以N阱工艺为例说明PNP, NPN如何形成。
PNP
注：
薄氧
由于P衬底接最低电位vss/gnd
因此，VPNP集电极也必须接
C
N+
N–-epi
钝化层
SiO2
P+
P-Sub
2012年春季
N+埋层
P P(G- ND)
N+
Sub
EB C
N+ P
N+
P+
N–-epi
60
60中北大学
版图设计
• 电子设计 + 绘图艺术 • 仔细设计，确保质量
2012年春季
61中北大学
MOS管的版图设计
沟道宽
沟道长
当多晶硅穿过有源区时，就形成了一个管子。在图中当 多晶硅穿过N型有源区时，形成NMOS，当多晶硅穿过P型有 源区时，形成PMOS。
MIM 上电级
第n-1层金属
电容区的下方不要走线；
2012年春季
20中北大学
多层金属制作的平板电容和侧壁电容
多层平板电容（MIM） •增加单位面积电容； •精度高，匹配性好；
2012年春季
侧壁电容： •单位面积电容值可比左边的大； •精度较高，匹配性较好；
21中北大学
MOS电容
CGS
累积区
强反型
vss/gnd 。
C
B
集成电路版图设计
02 集成电路版图设计基础
CHAPTER
电路设计基础
01
模拟电路设计
02
运算放大器
03
比较器
04
触发器
电路设计基础
01
数字电路设计
02
组合逻辑电路
时序逻辑电路
03
04
可编程逻辑电 路
版图设计基础
版图编辑软件 ICEDrawer
版图设计基础
01
Laker
02
P甩 Pro
版图设计规则
03
版图设计基础
管的形状和尺寸等。
案例二：低功耗模拟电路版图设计
总结词
通过优化模拟电路的版图设计，实现低功耗的目的， 以满足便携式电子设备和物联网等领域的需求。
详细描述
低功耗模拟电路版图设计需要考虑模拟电路的性能和 功耗等方面，同时还需要考虑噪声和失真等方面的因 素。为了实现低功耗的设计，需要采用优化的版图设 计方法，如使用低阻抗的走线、优化晶体管的形状和 尺寸等。
3
antenna effect simulation
物理验证基础 01
P/R/O/L/C分析
热学参数分析（T）
03
02
电学参数分析（P/R/O）
电磁兼容性分析（EMC）
04
03 集成电路版图设计技术
CHAPTER
逻辑电路版图设计
逻辑电路
逻辑电路是实现逻辑运算和逻辑控制的电路，分为组合逻 辑电路和时序逻辑电路。在版图设计中，需要考虑到电路 的复杂性、功耗、速度等因素。
提高芯片的可测试性。
可制造性版图设计实践
符合制造规范
遵循制造规范和流程，确保版图设计具有良好的可制 造性。
2、3、4输入或非门版图设计
《集成电路工艺与版图设计》课堂作业班级：电子科学与技术01班姓名：曾海学号：201031722、3、4输入异或门版图设计如下：一、二输入异或门：（1）原理图：<2>L-edit中进行设计的如下二输入或非门版图<3>提取后在T-SPICE中进行参数及输入输出设置如下:VA A GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off=0)VB B GND BIT ({0010} pw=20N lt=10N ht=10N on=5 off=0)Vdd Vdd GND 5.tran 10N 100N.print tran v(OUT) v(A) v(B)<4>在W-EDIT中得到仿真波形图：二、三输入或非门<1>三输入异或门版图<3>参数及输入输出设置VA A GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off=0) VB B GND BIT ({0010} pw=20N lt=10N ht=10N on=5 off=0)Vdd Vdd GND 5.tran 10N 100N.print tran v(OUT) v(A) v(B)<3>仿真图三、四输入或非门<1>版图设计<2>参数及输入输设置Vdd Vdd GND 5VA A GND BIT ({1001} pw=20N lt=10N ht=10N o n=5 off=0)VB B GND BIT ({1010} pw=20N lt=10N ht=10N o n=5 off=0)VC C GND BIT ({1011} pw=20N lt=10N ht=10N o n=5 off=0)VD D GND BIT ({1011} pw=20N lt=10N ht=10N o n=5 off=0).tran 20N 100N.print tran v(OUT) v(A) v(B) v(C) v(D)<3>仿真图4、版图设计总结（1）本次设计中，由仿真图可以看出，仿真波形不是标准的方波图形，而是有相应的误差，可能是由于版图的设计中，布线或器件的放置不合理导致的。
集成电路与工艺版图设计
DC-DC 变换器中误差放大器AMP 模块版图设计1 DC —DC 变换器中误差放大器AMP 模块电路误差放大器是整个变换器电路的核心，从原理上说，误差放大电路内部实质上是一个具有高放大倍数的多级直接耦合放大电路。
误差放大器的电路结构如下：V I NR40V1DC = 3VR5误差放大器的原理图如下：L = 2u版图是集成电路从设计走向制造的桥梁，它包含了集成电路尺寸，电阻电容大小等器件相关的物理信息数据。
版图设计是创造工程制图（网表）的精确的物理描述过程，即定义各工艺层图形的形状，尺寸以及不同工艺层的相对位置的过程。
其设计目标有以下三方面：1. 满足电路功能，性能指标，质量要求；2. 尽可能节省面积，以提高集成度，降低成本；3. 尽可能缩短连线，以减少复杂度，缩短延时，改善可能性。
下面是我对误差放大器AMP模块版图设计及仿真的过程。
2DC—DC变换器中误差放大器AMP模块版图设计及仿真２.１版图设计的前仿真２.１.１替换及其他基本设置此次版图所用工艺为MOSIS/ORBIT 1.2u SCNA。
（设置替换路径为：C:\program files\Tanner EDA\Tanner Tools v13.1\L-Edit andLVS\Tech\Mosis\morbn12）替换设置后，将设置-设计-technology下的technology to micro map 改为：1 Lambda=microns。
２.１.２版图的基本绘制下面为常用的CMOS工艺版图与工艺的关系：（1）N阱：做N阱的封闭图形处，窗口注入形成P管的衬底（2）．有源区：做晶体管的区域（G,D,S,B区），封闭图形处是氮化硅掩蔽层，该处不会长场氧化层（3）．多晶硅：做硅栅和多晶硅连线。
封闭图形处，保留多晶硅。
（4）．有源区注入：P+,N+区。
做源漏及阱或衬底连接区的注入（5）．接触孔：多晶硅，扩散区和金属线1接触端子。
（6）．金属线1：做金属连线，封闭图形处保留铝（7）．通孔：两层金属连线之间连接的端子（8）．金属线2：做金属连线，封闭图形处保留铝①NMOS与PMOS的绘制绘制NMOS要用到的图层有Active、N Select、Poly、Active Contact、Metal1，而PMOS管的版图绘制需要用到N Well、Active、P Select、Poly、Active Contact、Metal1，其中Poly的长度就是晶体管的L，Active的高度就是晶体管的W。
版图模拟集成电路版图设计工作流程
版图模拟集成电路版图设计工作流程
一、设计准备阶段
1.收集设计需求和规格
2.确定版图设计工具
（1）选择合适的版图设计软件
（2）熟悉工具操作方法
二、布局设计
1.绘制整体版图布局
（1）放置主要功能模块
（2）确定连线路径和间距
2.设计外围器件布局
（1）放置电容、电阻等器件
（2）保证布局紧凑和良好连接
三、器件布线
1.连接器件引脚
（1）确定引脚连接顺序
（2）绘制连线路径
2.优化布线
（1）考虑信号传输和功耗（2）调整布线路径提高性能
四、特殊器件设计
1.设计特殊功能模块
（1）绘制模拟电路部分（2）完成数字逻辑设计
2.验证特殊器件功能
（1）模拟仿真验证
（2）数字仿真测试
五、验证与调试
1.进行版图验证
（1）检查器件连接和间距（2）确保布局符合设计规范2.仿真验证
（1）电气仿真测试
（2）时序分析和功耗测试
六、提交版图
1.准备版图文件
（1）导出版图文件格式
（2）打包必要设计文件2.提交给布局工程师（1）交流设计细节和要求（2）确认后提交版图。
第3章CMOS集成电路工艺与版图
含义
引线孔（连接金属与多晶硅 或有源区）
通孔（连接第一和第二层金 属）
MOS器件版图图层 ——PMOS
N阱——NWELL P型注入掩模——PSELECT 有源扩散区——ACTIVE 多晶硅栅——POLY 引线孔——CC 金属一——METAL1 通孔一——VIA 金属二——METAL2
MOS管宽长比（W/L）比值大于10：1的器 件可称为大尺寸器件。在版图上需要做特 殊处理。
大尺寸器件普遍应用于：
缓冲器（buffer）、
运放对管、
VDD
系统输出级。
BIAS
IN
OUT
IN-
IN
IN+
OUT
OUT
GND
buffer 对管
缓冲器中的一级反相器
运放对管
大尺寸器件存在的问题： 寄生电容； 栅极串联电阻
MOS管中电流由源极流向漏极。 沟道宽度
沟道中电流流过 的距离为沟道长度；
W
截面尺寸为沟道
宽度。
沟道长度 L
电流方向
设计中，常以宽度和长度值的比例式即宽 长比（W/L）表示器件尺寸。
例：假设一MOS管，尺寸参数为20/5。则 在版图上应如何标注其尺寸。
20/5
3、图形绘制
英特尔65纳米双核处理器的扫描电镜(SEM)截面图
CMOS工艺与版图
王智鹏
集成电路制造(平面工艺)
先在硅表面制作一层二氧化硅； 然后通过光刻，在二氧化硅上需要扩散掺
入杂质的区域开设窗口； 最后完成掺杂和金属化等工序，完成芯片
的制造。
光刻胶 氧化硅
硅片
扩散区
定义版图
什么是版图？ 集成电路制造工艺中，通过光刻和刻蚀将
半导体集成电路版图设计及举例
➢ 两次掩膜对准容差△WMAT-2 ±5.5
下面来推导最小面积晶体管尺寸
1、WE孔 射极接触孔 取最小尺寸
2、DE-E孔 射极孔到射区扩散窗口边缘间距 △WMAT-0.8xje+WdE-E+Gmin
3、DE-B 射区窗口到基区窗口间距 △WMAT+0.8xje-0.8xjc+Wde-B+Wdc-B+Gmin
六、排版与布线 通过排版，将所有元件的位置确定下来； 通过布线，将所有元件按电路要求实现连线。 规则： 1、元件排列紧骤，版面小，寄生效应小。 2、布线尽量短且简洁，昼避免交叉。 3、铝条有一定宽度，且避开薄氧化层区及跨越大 的sio2台阶。 4、要求参数一致的元件应置于邻近区域，避免工 艺及材料不均匀性的影响。 5、使芯片热分布均匀，要求温度平衡的元件，应 置于等温线上。 6、压焊点的分布符合管壳外引线排列顺序。
对于一个生产单位，工艺条件相对稳定， 版图设计的好坏直接影响电路的参数及成品率。 因此，版图设计是生产厂家一直主要的任务。 通常，版图的设计需通过多次的试制与修改过 程。
版图设计的一般程序
一、电路的模拟实验及理论分析
工作的目的： 1、了解电路的工作原理。 2、得到电路的静态工作点及支路电流。 3、了解电路中每个元件的参数（包括寄生效应）
➢
XjI~125%Wepi-MAX
8、Dc-B n+集电极窗口到基区窗口间距
△WMAT+0.8xjc+0.8xje+Wdc-c+Gmin
9.Wc孔 集电极n+孔宽
➢ 可取最小尺寸
10、Dc-I 集电极n+孔到隔离窗口间距 ➢ △WMAT-2+0.8xje+0.8xjI+WdI-c+Gmin 11、DBL-I 隐埋区到隔离窗口间距
集成电路版图设计
集成电路版图设计
集成电路版图设计是指将电子元器件（如晶体管、电阻、电容等）根据电路图的要求进行布局和连线的过程，实现电路功能并将其制作成一张版图以供电路的制造和生产。
集成电路版图设计主要包括以下几个步骤：
1. 电路分析：根据电路的功能及要求，进行电路分析，确定电路的基本结构和模块。
2. 元件选择：根据电路的功能和性能要求，选择合适的元件进行布局。
不同的元件具有不同的特性，如低噪声、快速开关、高频率等，需根据实际要求进行选择。
3. 布局设计：根据电路的结构和模块，将元件进行合理的布局。
布局的目的是使得电路平衡，减少干扰和噪声，并提高电路的稳定性和可靠性。
4. 连线设计：根据电路的功能要求，将各个元件进行连线，形成完整的电路。
连线的设计需要合理安排电路信号的传输路径，避免信号干扰和交叉干扰。
5. 优化设计：对布局和连线进行优化，以提高电路的性能。
例如，优化连线的长度和宽度，减少信号延迟和功耗。
6. 输出版图：将优化后的电路设计转化成计算机可识别的格式，并输出成版图文件。
版图文件可以用于电路的制造和生产。
集成电路版图设计的目的是在满足电路功能要求的前提下，使电路布局和连线达到最佳性能。
对于大规模集成电路（VLSI）设计，还需要考虑功耗、热量和信号完整性等因素，以实现高集成度和高性能的电路设计。
随着技术的不断发展，集成电路版图设计也在不断演进，从传统的手工设计发展到计算机辅助设计（CAD）和自动化设计（EDA），大大提高了设计效率和准确性。
集成电路版图与工艺课程设计之用CMOS实现Y=AB+C电路与版图
集成电路版图与⼯艺课程设计之⽤CMOS实现Y=AB+C电路与版图1 绪论1.1 设计背景集成电路设计（Integrated circuit design, IC design），亦可称之为超⼤规模集成电路设计（VLSI design），是指以集成电路、超⼤规模集成电路为⽬标的设计流程。
集成电路设计涉及对电⼦器件（例如晶体管、电阻器、电容器等）、器件间互连线模型的建⽴。
所有的器件和互连线都需安置在⼀块半导体衬底材料之上，这些组件通过半导体器件制造⼯艺（例如光刻等）安置在单⼀的硅衬底上，从⽽形成电路。
近些年来，集成电路技术发展迅猛，促使半导体技术不断地发展，半导体技术正在进⼊将整个系统整合在单⼀晶⽚上的时代。
故对VLSI的版图设计的要求也越来越⾼。
Tanner软件可提供完整的集成电路设计环境，帮助初学者进⼊VLSI设计领域。
本设计采⽤Tanner Tools Pro ⼯具，对逻辑为Y=AB+C进⾏电路设计与仿真、版图设计与仿真，在报告中给出电路图、版图与仿真结果。
1.2 设计⽬标设计⽬标逻辑：Y=AB+C⽤CMOS⼯艺设计逻辑为Y=AB+C的电路和版图。
因为CMOS是天然的反逻辑输出，所以需要先设计出逻辑为/Y=/（AB+C）的电路，再将输出接⼊⼀个CMOS反相器实现逻辑功能。
设计电路图（Schematic）时，N⽹络A与B串联且与C并联，P⽹络A与B并联且与C串联，在N和P⽹络的交界节点接⼊反相器后引出输出Y。
设计版图（Layout）时，在P型衬底（P-Sub）上进⾏制作，所以N-MOS管可以直接掺杂制作，⽽P-MOS管需要先制作⼀个N阱（N-Well），并在N阱⾥制作P-MOS管。
整个设计⽐较简单，仅仅使⽤单层⾦属布线（Meteal）。
导出电路和版图⽹表（spice）⽂件，⽤Tspice软件进⾏仿真波形，分析电路和版图是否设计正确性以及其性能如何。
在LVS验证中匹配电路原理图和版图逻辑和尺⼨匹配性，完成整个设计过程。
集成电路工艺和版图设计参考
0.5 m 、 0.35 m －设计规范（最小特征尺寸）
布线层数：金属（掺杂多晶硅）连线旳层数。
集成度：每个芯片上集成旳晶体管数
12/9/2023
2
文档仅供参考，如有不当之处，请联系改正。
IC工艺常用术语
净化级别：Class 1, Class 10, Class 10,000 每立方米空气中含灰尘旳个数 去离子水 氧化 扩散 注入 光刻 …………….
互补对称金属氧化物半导体－特点：低功耗
VDD
C
PMOS
Vi
Vo
I/O
NMOS
VDD I/O
VSS
VSS CMOS倒相器
12/9/2023
C
CMOS传播门
22
文档仅供参考，如有不当之处，请联系改正。
VDD
S
D
P+
P+
N-Si
VG
Vo
D n+
S
VSS
n+
P-阱
CMOS倒相器截面图
12/9/2023
CMOS倒相器版图
双极IC 半导体IC MOSIC
NMOS IC PMOS IC CMOS IC
BiCMOS
12/9/2023
18
文档仅供参考，如有不当之处，请联系改正。
MOS IC及工艺
MOSFET — Metal Oxide Semiconductor Field Effect Transistor
.
— 金属氧化物半导体场效应晶体管
Hinkle.
12/9/2023
15
文档仅供参考，如有不当之处，请联系改正。
Here we are looking at the Incoming material disposition racks
第3章工艺基础及版图的层
第三章 集成电路工艺基础及版图设计
（1）对P型硅片进行氧化， 生成较薄的一层Si3N4， 然后进行光 刻， 刻出有源区后进行场氧化。
（2） 进行氧化（栅氧化）， 在暴露的硅表面生成一层严格控制的 薄SiO2层。
（3） 淀积多晶硅， 刻蚀多晶硅以形成栅极及互连线图形。 （4） 将磷或砷离子注入， 多晶硅成为离子注入的掩膜（自对准），
称为多晶硅(见图 3 - 1)。 多晶硅从小的局部区域去看， 原 子结构排列整齐; 但从整体上看却并不整齐。
图3 - 1 多晶硅
第三章 集成电路工艺基础及版图设计
图 3 -2 是硅栅NMOS管的剖面结构， 多晶硅栅极 的下面是很薄的一层SiO2， 称为栅氧， 两边较厚的 SiO2层称为场氧化层， 主要起隔离作用。
第三章 集成电路工艺基础及版图设计
利用spice去确定器件尺寸
电路设计规范specs——设计的起点，电路的性能要求 根据采用的特定工艺的详细信息，电路设计规范定义 了基本器件尺寸。
SPICE——电路模拟软件，显示电路执行功能、电流大小、 频率响应、增益等等信息，通过软件，可以验证IC设 计方案，确定器件尺寸。
掩膜版5： 用来确定需要进行掺杂的N+区域， 由 图3 -4（e）可看出它实际上是P+掩膜版的负版， 即凡 不是P+的区域都进行N+掺杂， 包括NMOS管的栅区、 源区和漏区（实际上还应包括N型衬底的欧姆接触， 但图中并未画出）。 掺杂之后在硅片表面覆盖一层 SiO2。
掩膜版6： 确定接触孔， 将这些位置处的SiO2刻 蚀掉。
第三章 集成电路工艺基础及版图设计
3.3.4器件尺寸设计
栅和有源区的重叠确定了器件的尺寸，重叠区之外的区 域对器件的尺寸没有影响。
集成电路工艺及版图设计2012年习题
）
20.在某 CMOS 工艺中存在三种 Poly 材料，试问以下情况各需要什么类型的 Poly 材料 ①多晶硅栅（ ②阻值为 10K 欧姆的电阻（ ③阻值为 1M 欧姆的电阻（ A 掺杂且硅化的 Poly B 掺杂未硅化的 Poly C 未掺杂且未硅化的 Poly 21. 在做集成电路的多晶硅电容设计时，要计算每个电容的容值，那么电容的面积大小是怎 样计算的？（ ） A 第一层多晶硅的面积 B 第二层多晶硅的面积 C 二层多晶硅重叠后的面积 22. 下列关于 Latch up 效应说法不正确的是（ B. C. D. ） A. 衬底耦合噪声是造成 Latch up 问题的原因之一。 Latch up 效应在电路上可以解释为 CMOS 集成电路中寄生三极管构成的正反馈电路。 Latch up 效应与两个寄生三极管的放大系数有关。 Latch up 效应与井和衬底的参杂浓度无关。 ）
正常 3.6 请根据 1um 的设计规则，画出 5/1 的 PMOS 管（包含背栅接触） ，请画出相应的 N 阱、多 晶硅栅、源漏区、P+掺杂区、N+掺杂区和接触孔。 （注每个方格 1um,设计规则参考最后附录 1，方格可以自己在作业纸上绘出）
3.7 基于 N 阱 P 衬底工艺画出反相器的版图和剖面图（包含背栅接触） 3.8 请判断下面版图的器件类型并估算器件尺寸。在版图中忽略了背栅接触，假设每方格为 1um,折角当成 0.6um。
华侨大学电子工程系（The Department of Electronic Engineering Huaqiao University） 华侨大学厦门专用集成电路与系统重点实验室
剖面5ຫໍສະໝຸດ Fall2012 集成电路工艺及版图设计 Homework Assignment
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active
pwell
MASK Active
MASK active
光刻胶
Si3N4
SiO2
Pwell
N－type Si
SiO2
MASK Active
MASK active
光刻胶
光刻胶 Si3N4
SiO2
Pwell
N－type Si
SiO2
光刻胶
光刻胶 Si3N4
Pwell
SiO2
N－type Si
双极IC 半导体IC MOSIC
NMOS IC PMOS IC CMOS IC
BiCMOS
MOS IC及工艺
MOSFET — Metal Oxide Semiconductor Field Effect Transistor
.
— 金属氧化物半导体场效应晶体管
MOS(MIS)结构
金属 氧化物（绝缘层、SiO2）
光
MASK Pwell 光刻胶 SiO2
N－type Si
光刻胶
MASK Pwell SiO2
光刻胶
N－type Si
光刻胶 SiO2
N－type Si
光刻胶 SiO2
SiO2
Pwell N－type Si
SiO2
Pwell Active Poly N+ implant P+ implant Omicontact Metal
集成电路工艺与及版图设计
概述
IC常用术语
园片：硅片 芯片(Chip, Die)： 6、8 ：硅（园）片直径：1 ＝25.4mm 6150mm; 8200mm; 12300mm; 亚微米<1m的设计规范 深亚微米<=0.5 m的设计规范 0.5 m 、 0.35 m －设计规范（最小特征尺寸） 布线层数：金属（掺杂多晶硅）连线的层数。 集成度：每个芯片上集成的晶体管数
IC工艺常用术语
净化级别：Class 1, Class 10, Class 10,000 每立方米空气中含灰尘的个数 去离子水 氧化 扩散 注入 光刻 …………….
集成电路（Integrated Circuit, IC）：半导体IC，膜IC，混合IC
半导体IC：指用半导体工艺把电路中的有源器件、无源元件及 互联布线等以相互不可分离的状态制作在半导体上，最后封装在 一个管壳内，构成一个完整的、具有特定功能的电路。
CMOS
• CMOS：Complementary Symmetry Metal Oxide Semiconductor
互补对称金属氧化物半导体－特点：低功耗
VDD
C
PMOS
Vi
Vo
I/O
NMOS
VDD I/O
VSS
VSS CMOS倒相器
C
CMOS传输门
VDD
S
D
P+
P+
N-Si
VG
Vo
D n+
S
poly
光 MASK N+
场氧
光刻胶 场氧
poly
PPwweellll
场氧 SiO2
N－type Si
S/D
SiO2
谢 谢！
pwell
active
poly
场氧
MASK poly
场氧
光刻胶 poly
PPwweellll
N－type Si
场氧 SiO2
SiO2
场氧
MASK poly
场氧 PPwweellll
光刻胶 poly
场氧 SiO2
N－type Si
SiO2
场氧
场氧
poly
PPwweellll
N－type Si
场氧 SiO2
Si
半导体
N沟MOS（NMOS）
氧化层
源
栅
n+
栅氧化层
漏
G
n+
沟道 P－衬底
D
ID
VDS > 0
S
VGS
VT
• P型衬底，受主杂质； • 栅上加正电压，表面吸引电子，反型，电子通道； • 漏加正电压，电子从源区经N沟道到达漏区，器件开通。
栅氧化层厚度： 50埃－1000埃（5nm－100nm） VT－阈值电压 电压控制
SiO2
场氧
场氧
poly
PPwweellll
N－type Si
场氧 SiO2
SiO2
Pwell Active Poly N+ implant P+ implant Omicontact Metal
pwell
active
poly
N+ implant
场氧
MASK N+
光刻胶 场氧
poly
PPwweellll
反型层 源（Source）S 漏（Drain）D 栅（Gate）G
沟道
P沟MOS（PMOS）
场氧化层
源
栅
栅氧化层
漏
p+
p+
G
沟道 N－衬底
D
- VT
+VGS
S
VDS < 0 ID
• N型衬底，施主杂质，电子导电； • 栅上加负电压，表面吸引空穴，反型，空穴通道； • 漏加负电压，空穴从源区经P沟道到达漏区，器件开通。
VSS
n+
P-阱
CMOS倒相器截面图
CMOS倒相器版图
omicontact
A NMOS Example
metal
pwell
P+ implant
active
poly
N+ implant
Pwell Active Poly N+ implant P+ implant Omicontact Metal
pwell
SiO2
场氧
场氧
Si3N4
PPwweellll
N－type Si
场氧 SiO2
SiO2
场氧
场氧 PPwweellll
N－type Si
场氧 SiO2
场氧
场氧
poly
PPwweellll
N－type Si
场氧 SiO2
SiO2
Pwell Active Poly N+ implant P+ implant Omicontact Metal
N－type Si
场氧 SiO2
SiO2
N+ implant
场氧
光刻胶 场氧
poly
PPwweellll
场氧 SiO2
N－type Si
S/D
SiO2
Pwell Active Poly N+ implant P+ implant OmicontacБайду номын сангаас Metal
P+ implant
pwell
active