四位二进制减计数器概要

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课程设计--四位二进制加减法器

组合逻辑电路课程设计之四位二进制加减法器摘要:加法器即是产生数的和的装置。

加数和被加数为输入，和数与进位为输出的装置为半加器。

若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。

对于4位的二进制加法，相关的有五个的量：1，被加数A ，2，被加数B ，3，前一位的进位CIN ，4，此位二数相加的和S ，5，此位二数相加产生的进位COUT 。

前三个量为输入量，后两个量为输出量，五个量均为4位.本文采用4位二进制并行加法器原理，选择74LS283，74LS283是4位二进制先行进位加法器，它只用了几级逻辑来形成,并连接几个异或门，由其构成4位二进制加法器/减法器，并用Verilog HDL 进行仿真。

关键字:全加器,异或门,74LS283, verilog,加法/减法功能.总的电路设计一.硬件电路的设计本电路74LS283为核心元件,其逻辑符号为U174LS283DSUM_410SUM_313SUM_14SUM_21C49B411A412B315A314B22A23B16A15C07全加器由加位输入X 和Y ,还有进位输入CIN,3个输入的范围是0~3,可以用两个输出位表示.S(全加和)和COUT(送给高位的进位).满足下面等式.CINY CIN X Y X COUT CINY X CIN Y X N CI Y X N CI Y X CIN Y X S ⋅+⋅+⋅=⋅⋅+⋅'⋅'+'⋅⋅'+'⋅'⋅=⊕⊕=实现全加器的电路图如下74LS08D本电路还需要4个异或门,要实现加法器和减法器的双重功能,需要有选择功能端,设A为四位二进制被加数,B为二进制被减数.当使能端为0时,电路实现加法运算,当使能端为1时电路实现减法运算.电路原理图如下1.Multisim原理图2.MAX plus2原理图当A口输入为0011,B口输入为0001,使能端为0时.输出为0100.电路图如下当A口输入为0011,B口输入为0001,使能端输入为1时.输出为0010.电路图如下二.软件程序设计Verilog HDL语言程序module b(A,B,C,D,E);input[3:0] A,B;input C;output[3:0] D;output E;assign {E,D}=C?(A+B):(A-B);endmodule当A口输入为0011,B口输入为0001,使能端输入为0,输出为0010,仿真图如下.当A口输入为0011,B口输入为0001,使能端输入为1时.输出为0010.仿真图如下三.总结及心得体会1.通过本次课题设计，自学了一些相关的Verilog语言和MAX+plusII,Multisim 软件的使用方法.2.基本掌握了74LS283的基本原理及使用方法.。

计数器逻辑功能和设计

2.5 计数器逻辑功能和设计1．实验目的（1）熟悉四位二进制计数器的逻辑功能和使用方法。

（2）熟悉二-五-十进制计数器的逻辑功能和使用方法。

（3）熟悉中规模集成计数器设计任意进制计数器的方法。

（4）初步理解数字电路系统设计方法，以数字钟设计为例。

2．实验仪器设备（1）数字电路实验箱。

（2）数字万用表。

（3）数字集成电路：74161 4位二进制计数器74390 2二-五-十进制计数器7400 4与非门7408 4与门7432 4或门3．预习（1）复习实验所用芯片的逻辑功能及逻辑函数表达式。

（2）复习实验所用芯片的结构图、管脚图和功能表。

（3）复习实验所用的相关原理。

（4）按要求设计实验中的各电路。

4．实验原理（1）计数器是一个用以实现计数功能的时序逻辑部件，它不仅可以用来对脉冲进行计数，还常用做数字系统的定时、分频和执行数字运算以及其他特定的逻辑功能。

计数器的种类很多，按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器；根据计数进制的不同，分为二进制、十进制和任意进制计数器；根据计数的增减趋势分为加法、减法和可逆计数器；还有可预置数和可编程功能计数器等。

（2）利用集成计数器芯片构成任意（N）进制计数器方法。

①反馈归零法。

反馈归零法是利用计数器清零端的清零作用，截取计数过程中的某一个中间状态控制清零端，使计数器由此状态返回到零重新开始计数。

把模数大的计数器改成模数小的计数器，关键是清零信号的选择。

异步清零方式以N作为清零信号或反馈识别码，其有效循环状态为0～N-1；同步清零方式以N-1作为反馈识别码，其有效循环状态为0～N-1。

还要注意清零端的有效电平，以确定用与门还是与非门来引导。

②反馈置数法。

反馈置数法是利用具有置数功能的计数器，截取从Nb到Na 之间的N个有效状态构成N进制计数器。

其方法是当计数器的状态循环到Na时，由Na构成的反馈信号提供置数指令，由于事先将并行置数数据输入端置成了Nb 的状态，所以置数指令到来时，计数器输出端被置成Nb，再来计数脉冲，计数器在Nb基础上继续计数至Na，又进行新一轮置数、计数，其关键是反馈识别码的确定与芯片的置数方式有关。

四位单片机二进制减法和十进制减法

四位单片机二进制减法和十进制减法下载提示：该文档是本店铺精心编制而成的，希望大家下载后，能够帮助大家解决实际问题。

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什么是计数器如何设计一个二进制计数器

什么是计数器如何设计一个二进制计数器计数器是一种电子设备，用于记录和显示特定事件或数据的次数。

它可以根据输入信号的变化来实现计数，常见的应用包括时钟、定时器、频率计等。

二进制计数器是一种特殊类型的计数器，它的计数方式采用二进制编码。

每当触发信号发生变化时，计数器的值会根据预设的计数规则进行自动递增或递减。

二进制计数器常用于电子数字电路中，以表示和控制各种复杂的数字逻辑。

设计一个二进制计数器需要考虑以下几个方面：1. 计数位数：确定计数器的位数决定了其能够表示的最大数字范围。

一般而言，n位二进制计数器可以表示0到2^n-1之间的数字。

2. 计数方向：确定计数器递增或递减的方向。

递增计数器按照二进制编码规则，顺序增加；递减计数器则按照相反的顺序递减。

3. 触发条件：确定计数器何时开始计数。

可以根据时钟信号、外部触发信号和逻辑运算等条件来触发计数器的计数。

4. 计数模式：确定计数器的工作模式，包括连续计数和循环计数。

连续计数模式下，计数器会一直递增或递减，直到达到最大或最小值；循环计数模式下，计数器会在达到最大或最小值后返回到初始值重新计数。

5. 输出接口：设计计数器的输出接口，以便将计数器的结果用于其他逻辑电路。

常见的接口形式包括二进制数码、BCD码、七段显示等。

根据上述要求，设计一个简单的4位二进制递增计数器，以实现从0到15的计数：首先，确定计数器的位数为4位，即可以表示0到15的数字。

其次，计数方向设置为递增模式，按照二进制编码规则从0000到1111。

然后，通过时钟信号触发计数器的计数。

可以将时钟信号作为计数器的输入，每当时钟信号发生一个上升沿或下降沿，计数器的值就会加1或减1。

最后，将计数器的结果输出到一个四位二进制数码管，以显示当前计数器的值。

通过以上设计，一个简单的4位二进制递增计数器便实现了。

它可以用于时钟、定时器、频率计等各种应用场景，并且可以根据需要进行扩展和优化，以满足更为复杂的计数需求。

4位2进制减法器100个脉冲

4位2进制减法器100个脉冲100个脉冲的4位2进制减法器是一个用于进行二进制数减法运算的电路。

在这篇文章中，我们将介绍4位2进制减法器的原理、功能和应用。

一、原理和功能4位2进制减法器是由多个逻辑门组成的电路，它可以接收两个4位的二进制数作为输入，并输出一个4位的二进制数作为差值。

在减法运算中，被减数是减法器的第一个输入，减数是减法器的第二个输入。

减法器通过逻辑运算，将被减数和减数进行减法运算，并输出差值。

二、电路结构4位2进制减法器由四个1位2进制减法器和多个逻辑门组成。

每个1位2进制减法器有两个输入A和B，一个借位输入Cin，一个差值输出S，和一个借位输出Cout。

四个1位减法器按位连接，形成4位减法器。

其中，第一个1位减法器的Cin输入为0，第二个到第四个1位减法器的Cin输入为前一位减法器的Cout输出。

三、工作原理在减法器中，每个位的减法运算是通过异或门和与非门来实现的。

异或门用于计算差值输出S，而与非门则用于计算借位输出Cout。

具体的运算规则如下：- 当A和B的对应位都为0时，差值输出为0，借位输出为0；- 当A和B的对应位都为1时，差值输出为0，借位输出为1；- 当A的对应位为0，B的对应位为1时，差值输出为1，借位输出为1；- 当A的对应位为1，B的对应位为0时，差值输出为1，借位输出为0。

四、应用场景4位2进制减法器广泛应用于计算机的算术逻辑单元(ALU)和算术处理器中。

ALU是计算机的核心之一，用于进行各种算术和逻辑运算，其中包括减法运算。

减法器也可以用于其他电子设备，如数字逻辑电路和通信系统等。

总结：本文介绍了100个脉冲的4位2进制减法器的原理、功能和应用场景。

通过逻辑运算，减法器可以对两个4位的二进制数进行减法运算，并输出差值。

减法器由多个1位减法器和逻辑门组成，每个1位减法器实现一位的减法运算。

4位减法器广泛应用于计算机的ALU 和算术处理器中，也可以用于其他电子设备。

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指导教师：
专业负责人：
201 年月日 201 年月日 201 年月日
对全部高中资料试卷电气设备，在安装过程中以及安装结束后进行高中资料试卷调整试验；通电检查所有设备高中资料电试力卷保相护互装作置用调与试相技互术通关，1系电过，力管根保线据护敷生高设产中技工资术艺料0不高试仅中卷可资配以料置解试技决卷术吊要是顶求指层，机配对组置电在不气进规设行范备继高进电中行保资空护料载高试与中卷带资问负料题荷试2下卷2，高总而中体且资配可料置保试时障卷，各调需类控要管试在路验最习；大题对限到设度位备内。进来在行确管调保路整机敷使组设其高过在中程正资1常料中工试，况卷要下安加与全强过，看度并22工且22作尽22下可22都能22可地护以缩1关正小于常故管工障路作高高；中中对资资于料料继试试电卷卷保破连护坏接进范管行围口整，处核或理对者高定对中值某资，些料审异试核常卷与高弯校中扁对资度图料固纸试定，卷盒编工位写况置复进.杂行保设自护备动层与处防装理腐置，跨高尤接中其地资要线料避弯试免曲卷错半调误径试高标方中高案资等，料，编试要5写、卷求重电保技要气护术设设装交备备置底4高调、动。中试电作管资高气，线料中课并敷3试资件且、设卷料中拒管技试试调绝路术验卷试动敷中方技作设包案术，技含以来术线及避槽系免、统不管启必架动要等方高多案中项；资方对料式整试，套卷为启突解动然决过停高程机中中。语高因文中此电资，气料电课试力件卷高中电中管气资壁设料薄备试、进卷接行保口调护不试装严工置等作调问并试题且技，进术合行，理过要利关求用运电管行力线高保敷中护设资装技料置术试做。卷到线技准缆术确敷指灵设导活原。。则对对：于于在调差分试动线过保盒程护处中装，高置当中高不资中同料资电试料压卷试回技卷路术调交问试叉题技时，术，作是应为指采调发用试电金人机属员一隔，变板需压进要器行在组隔事在开前发处掌生理握内；图部同纸故一资障线料时槽、，内设需，备要强制进电造行回厂外路家部须出电同具源时高高切中中断资资习料料题试试电卷卷源试切，验除线报从缆告而敷与采设相用完关高毕技中，术资要资料进料试行，卷检并主查且要和了保检解护测现装处场置理设。备高中资料试卷布置情况与有关高中资料试卷电气系统接线等情况，然后根据规范与规程规定，制定设备调试高中资料试卷方案。

实验六任意进制计数器的构成

实验六任意进制计数器的构成设计性实验一、实验目的1、学习用集成触发器构成计数器的方法；2、掌握中规模集成计数器的使用及功能测试方法；3、运用集成计数计构成N分频器，了解计数计的分频作用。

二、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。

计数器种类很多。

按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。

根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。

根据计数的增减趋势，又分为加法、减法和可逆计数器。

还有可预置数和可编程序功能计数器等等。

目前，无论是TTL还是CMOS 集成电路，都有品种较齐全的中规模集成计数器。

使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。

1、用D触发器构成异步二进制加／减计数器图6－1是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T'触发器，再由低位触发器的Q端和高一位的CP端相连接。

图6－1 四位二进制异步加法计数器若将图6－1稍加改动，即将低位触发器的Q端与高一位的CP端相连接，即构成了一个4位二进制减法计数器。

2、中规模十进制计数器CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图6－2所示。

图中LD—置数端CP U—加计数端CP D—减计数端CO—非同步进位输出端BO—非同步借位输出端D0、D1、D2、D3—计数器输入端Q 0、Q 1、Q 2、Q 3 —数据输出端 CR图6－2 CC40192引脚排列及逻辑符号CC40192（同74LS192，二者可互换使用）的功能如表6－1，说明如下：当清除端CR 为高电平“1”时，计数器直接清零；CR 置低电平则执行其它功能。

当CR 为低电平，置数端LD 也为低电平时，数据直接从置数端D 0、D 1、D 2、D 3 置入计数器。

4位二进制计数器

实验八 4位二进制计数器74x163的设计一、实验目的熟悉QuartusⅡ仿真软件的基本操作，并用VHDL/Verilog语言或者逻辑图完成4位二进制计数器74x163的设计。

二、实验内容用VHDL语言设计由边沿触发式D触发器构成的74x163四位二进制计数器，并进行仿真分析；（参看新、老教材中器件74x163的逻辑功能及其VHDL源代码）三、实验原理1.计数器是数字系统中用得较多的基本逻辑器件。

2.计数器的种类很多。

按时钟脉冲输入方式的不同，可分为同步计数器和异步计数器；按进位体制的不同，可分为二进制计数器和非二进制计数器；按计数过程中数字增减趋势的不同，可分为加计数器、减计数器和可逆计数器。

四、实验方法与步骤实验方法：采用基于FPGA进行数字逻辑电路设计的方法。

采用的软件工具是QuartusII(或MaxplusⅡ)软件仿真平台，采用的硬件平台是Altera EPF10K20TI144_4的FPGA试验箱（由于实验室条件有限，无法实现）。

实验步骤：1)编写源代码。

打开QuartusII软件平台，点击File中得New建立一个文件。

编写的文件名与实体名一致，点击File/Save as以“.vhd”为扩展名存盘文件（画逻辑图实现则新建block文件）。

2)按照实验箱上FPGA的芯片名更改编程芯片的设置。

操作是点击Assign/Device,选取芯片的类型。

建议选“Altera的EPF10K20TI144_4”。

3)编译与调试。

确定源代码文件为当前工程文件，点击Complier进行文件编译。

编译结果有错误或警告，则将要调试修改直至文件编译成功。

4)波形仿真及验证。

在编译成功后，点击Waveform开始设计波形。

点击“insert the node”,按照程序所述插入节点。

任意设置输入节点的输入波形…点击保存按钮保存。

5)时序仿真。

将波形区域分段显示，如每个10.0ns重复一次步骤四，分别设置不同的a,b的输入波形，点击保存按钮保存，从而得出相应的结果，最后形成完整的连续的时序仿真图。

LC4H 电子计数器说明书

存储器
触
触点排列
点
触点电阻(初始值)
触点材料
寿命
机械(触点)
电气(触点)
允许工作电压范围
电
气性
击穿电压(初始值)
能
绝缘电阻(初始值)
温度升高
机
抗破坏性振动能力
械性
抗功能性振动能力
能
抗破坏性冲击能力
抗功能性冲击能力
工
环境温度
作条
环境湿度
件
大气压力
波纹系数
连接
保护结构
4位显示型－999～9999(－3位～＋4位)(0～9999用于设定) 6位显示型－99999～999999(－5位～＋6位)(0～999999用于设定)
订购编号
AEL5137 AEL5117 AEL5187 AEL5130 AEL5110 AEL5180 AEL5131 AEL5111 AEL5181 AEL5127 AEL5107 AEL5177 AEL5120 AEL5100 AEL5170 AEL5121 AEL5101 AEL5171 AEL5337 AEL5317 AEL5387 AEL5330 AEL5310 AEL5380 AEL5331 AEL5311 AEL5381 AEL5327 AEL5307 AEL5377 AEL5320 AEL5300 AEL5370 AEL5321 AEL5301 AEL5371
LC4H 电子计数器(DIN □ 48)
LC4H 电子计数器
显示鲜明、易读使用方便，操作容易，设定简单
与时代同步的计数器，符合CE标准。
■特点
AEL51系列(4位显示)
AEL53系列(6位显示)
引线型
螺钉端子型

四位二进制全加全减器

数字逻辑设计及应用课程设计组合逻辑电路课程设计四位二进制全加/全减器姓名：学号：指导教师：一、任务与要求使用74LS83构成4位二进制全加/全减器。

具体要求：1)列出真值表；2)画出逻辑图3)用Verilog HDL进行仿真二、设计思路1）原理分析：74LS83是四位二进制先行加法器，所以直接接入输入可以得到全加器，下面主要讨论四位二进制全减器的构造。

对于减法，可以作相应的代数转换编程加法，二进制减法也是如此，原理如下：这样就把减法变为了加法，而[]=，这里利用补码性质，具体实现方法就是：逐位取反并在最低权一位加上1。

在全减器中，进位输入Cin变为借位输出，所以要减去Cin，且全加器的输出端Cout为进位输出，全减器为借位输出，所以将So取反后即可得到全减器的借位输出。

在以上分析基础可知，可在全加器的基础上设计全减器。

四位二进制全加/全减器真值表如下：（因原始真值表行数太过庞大，列出部分真值的例子）真值表A3 A2 A1 A0 B3 B2 B1 B0 Co Bo S0 S1 S2 S3C/B0 0 1 0 0 1 0 1 0 1 0/1 1/1 1/0 1/1 01 0 1 1 1 1 1 0 1 1 1/1 0/1 0/0 1/1 00 1 1 0 0 0 1 1 0 0 1/0 0/0 0/1 1/1 01 1 1 1 0 0 1 1 1 0 0/1 0/1 1/0 0/0 00 0 1 0 0 1 0 1 0 1 1/1 0/1 0/0 0/0 11 0 1 1 1 1 1 0 1 1 1/1 0/1 1/0 0/0 10 1 1 0 0 0 1 1 0 0 1/0 0/0 1/1 0/0 11 1 1 1 0 0 1 1 1 0 0/1 0/0 1/1 1/1 1*表格后半部分内容，斜线前为全加结果，斜线后为全减结果*XOR门的函数为：，所以当EN=A=0时，得到F=B与第二输入相同，当EN=A=1时，F=B’与第二输入相反。

四位二进制计数器

成绩评定表课程设计任务书摘要本次课程设计是在Quartus II 8.1软件的环境下，进行ＶＨＤＬ程序编写和仿真结果分析，为以后学习集成电路芯片的使用打下坚实的基础。

在此基础上学习了数字系统设计的基本思想和方法，学会了科学地分析实际问题，通过查资料、分析资料及请教老师和同学等多种途径，独立解决问题。

在使用Multism进行逻辑电路的连接与分析时，要学会化繁为简，将复杂的电路图连接的更加简化、清晰明了。

观察逻辑电路图和逻辑分析仪的运行结果并进行分析。

关键词：ＶＨＤＬ程序仿真结果分析逻辑电路图逻辑分析仪目录一、课程设计目的 (1)二、设计框图 (1)三、实现过程 (2)1、Q UARTUS II实现过程 (2)1.1建立工程 (2)1.2调试程序 (3)1.3波形仿真 (6)1.4引脚锁定与下载 (8)1.5仿真结果分析 (9)2、MULTISIM实现过程 (9)2.1求驱动方程 (9)2.2画逻辑电路图 (13)2.3逻辑分析仪的仿真 (14)2.4结果分析 (14)四、总结 (15)五、参考文献 (17)一、课程设计目的1、了解同步加法计数器工作原理和逻辑功能。

2、掌握计数器电路的分析、设计方法及应用。

3、学会正确使用JK 触发器。

二、设计框图状态转换图是描述时序电路的一种方法，具有形象直观的特点，即其把所用触发器的状态转换关系及转换条件用几何图形表示出来，十分清新，便于查看。

在本课程设计中，四位二进制同步加法计数器用四个CP 下降沿触发的JK 触发器实现，其中有相应的跳变，即跳过了1011 1100 1101 1110 1111五个状态，这在状态转换图中可以清晰地显示出来。

具体结构示意框图和状态转换图如下：↵−−−−←−−−−←−−−−←−−−−←−−−−←↑−−−→−−−−→−−−−→−−−−→−−−−→−011001111000100110100101010000110010000100000/0/0/0/1/0/0/0/0/0/B:状态转换图三、实现过程1.QuartusⅡ实现过程1.1建立工程。

4位二进制加减计数器74191

-65
ICC电源电流
Vcc＝最大，所有输入接 54
99
地
74
105
[1]: 测试条件中的“最小”和“最大”用推荐工作条件中的相应值。
LS191 最小最大
-1.5 2.5 2.7
0.4 0.5 0.3 0.1 60 20 -1.2 -0.4 -20 -100 -20 -100 35 35
单位 V V V mA µA mA mA mA
1
压时输入电流其余输入（LS191 为 7V）
1
IIH输入高电平 EN G Vcc＝最大
120
电流
其余输入 VIH=2.4V（LS191 为 2.7V）
40
IIL输入低电平 EN G Vcc＝最大,VIL=0.4V
-4.8
电流
其余输入
-1.6
IOS输出短路电流
Vcc＝最大
54
-20
-65
74
-18
191 有超前进位功能。当计数溢出时，进位/错位输出端（MAX/MIN）输出一个高电平脉冲，其宽度为 CLOCK 脉冲周期的高电平脉冲；行波时钟输出端（RC）输出一个宽度等于 CLOCK 低电平部分的低电平脉冲。
利用 RC 端，可级联成 N 位同步计数器。当采用并行 CLOCK 控制时，则将 RC 接到后一级 EN G；当采用并行 EN G 控制时，则将 RC 接到后一级 CLOCK。
Vcc=最小，
Iik=-12mA
-1.5
Iik=-18mA
VOH输出高电平电压
Vcc＝最小VIH ＝2V VIL＝ 54
2.4
最大, IOH＝最大
74 2.4
VOL输出低电平电压

电子竞赛常用CD40系列芯片资料要点

例：CD4001/74LS02（四双输入或非门）1、简要功能介绍2、引脚功能图3、应用实例电路图图* 4001构成视力保护器例：CD4011/74LS08（四2输入端与非门）1、引脚功能图逻辑表达式：Y = A.B(1)当X=0、Y=0时，将使两个NAND门之输出均为1，违反触发器之功用，故禁止使用。

如真值表第一列。

(2)当X=0、Y=1时，由于X=1导致NAND-A的输出为”1”，使得NAND-B的两个输入均为”1”，因此NAND-B的输出为”0”，如真值表第二列。

(3)当X=1、Y=0时，由于Y=0导致NAND-B的输出为”1”，使得NAND-1的两个输入均为””1，因此NAND-A的输出为”0”，如真值表第三列。

(4)当X=1、Y=1时，因为一个””1不影响NAND门的输出，所以两个NAND门的输出均不改变状态，如真值表第四列。

3、应用实例电路图例：CD4012/74LS20（双4输入端与非门）例：CD4017/CD4022（十进制计数/分配器）1、简要功能介绍CD4017 是5 位Johnson 计数器，具有10 个译码输出端，CP、CR、INH 输入端。

时钟输cd4017入端的斯密特触发器具有脉冲整形功能，对输入时钟脉冲上升和下降时间无限制。

INH 为低电平时，计数器在时钟上升沿计数；反之，计数功能无效。

CR 为高电平时，计数器清零。

2、引脚功能图CO：进位脉冲输出CP：时钟输入端CR：清除端INH：禁止端Q0-Q9 计数脉冲输出端VDD：正电源VSS：地3、应用实例电路图例：CD4026(十进制计数/7段译码器)1、引脚功能图当2和15为低3为高时，数码管随脉冲0-1-2…9-02脚为高电平时计数锁存脚5.4.14一般为高显9时5脚为低显2时14脚为低4脚与3脚一至3、应用实例电路图图* 4026构成时基电路例：CD4027/74LS111、114(双J-K触发器)1、引脚功能图当jk同时为1时Qn+1=Qn’3、应用实例电路图该振荡器能产生交变的50Hz脉冲方波，其占空比为50%。

计数器的原理

计数器的原理计数器是数字电路中广泛使用的逻辑部件，是时序逻辑电路中最重要的逻辑部件之一。

计数器除用于对输入脉冲的个数进行计数外，还可以用于分频、定时、产生节拍脉冲等。

计数器按计数脉冲的作用方式分类，有同步计数器和异步计数器；按功能分类，有加法计数器、减法计数器和既具有加法又有减法的可逆计数器；按计数进制的不同，又可分为二进制计数器、十进制计数器和任意进制计数器。

一、计数器的工作原理1、二进制计数器（1）异步二进制加法计数器图1所示为用JK触发器组成的4位异步二进制加法计数器逻辑图。

图中4个触发器F0~F3均处于计数工作状态。

计数脉冲从最低位触发器F0的CP端输入，每输入一个计数脉冲，F0的状态改变一次。

低位触发器的Q端与高位触发器的CP端相连。

每当低位触发器的状态由1变0时，即输出一负跳变脉冲时，高位触发器翻转。

各触发器置0端R D并联，作为清0端，清0后，使触发器初态为0000。

当第一个计数脉冲输入后，脉冲后沿使F0的Q0由0变1，F1、F2、F3均保持0态，计数器的状态为0001；当图1 4位异步二进制加法计数器第二个计数脉冲输入后，Q0由1变为0，但Q0的这个负跳变加至F1的CP端，使Q1由0变为1，而此时F3、F2仍保持0状态，计数器的状态为0010。

依此类推，对于F0来说，每来一个计数脉冲后沿，Q0的状态就改变，而对于F1、F2、F3来说，则要看前一位输出端Q 是否从1跳到0，即后沿到来时，其输出端的状态才改变，否则Q1、Q2、Q3端的状态同前一个状态一样。

这样在第15个计数脉冲输入后，计数器的状态为1111，第16个计数脉冲输入，计数器恢复为0000。

由上述分析可知，一个4位二进制加法计数器有24=16种状态，每经过十六个计数脉冲，计数器的状态就循环一次。

通常把计数器的状态数称之为计数器的进制数（或称计数器的模），因此，4位二进制计数器也可称之为1位十六进制（模16）计数器。

表1所示为4位二进制加法计数器的状态表。

两位异步二-四进制减法计数器

两位异步二-四进制减法计数器异步二-四进制减法计数器是一种基于异步电路实现的计数器，用于进行二-四进制的减法运算。

在这个计数器中，使用了异步电路的特性，使得每一个计数器可以独立地进行减法操作，从而实现高效的计数器功能。

我们来了解一下什么是二-四进制。

二-四进制是一种四进制系统，其中每一位可以表示4个不同的数值。

它的基数为4，采用的数字有0、1、2、3。

与十进制类似，二-四进制也是一种非常实用的进制方式，尤其适用于电路设计和计算机科学中。

在异步二-四进制减法计数器中，每个计数器是一个异步减法器，负责进行二-四进制数的减法运算。

一个简单的异步减法器包含两个输入端和一个输出端。

其中一个输入端用于输入被减数，另一个输入端用于输入减数。

输出端则输出减法的结果。

当输入的被减数大于减数时，减法器的输出为差值，并将差值传递给下一个计数器。

当输入的被减数小于减数时，减法器的输出为被减数的补码加上减数，然后再将差值传递给下一个计数器。

每个计数器都可以独立地进行减法运算，从而实现了异步计数器的功能。

在实际的电路设计中，可以使用触发器和逻辑门来构建异步二-四进制减法计数器。

触发器可以存储一个位的状态，并产生一个输出。

逻辑门可以根据输入的状态产生一个输出信号。

通过将多个触发器和逻辑门组合在一起，可以实现异步计数器的功能。

例如，可以使用D触发器和与非门来构建一个异步二-四进制减法计数器。

在这种设计中，D触发器用于存储每个计数器的状态，并通过与非门来控制输出端的值。

具体的设计细节可以根据实际需求来确定，这里我们只是简单介绍一种可能的实现方式。

对于一个二-四进制的减法计数器来说，一共需要4个计数器，分别表示四进制数的个位、十位、百位和千位。

每个计数器的输出都可以连接到下一个计数器的输入端，以实现递归的减法运算。

以个位数为例，如果个位数的被减数为0，减数为1，则个位数的减法结果为3，并传递给十位数进行减法运算。

如果个位数的被减数为3，减数为2，则个位数的减法结果为1，并传递给十位数进行减法运算。

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成绩评定表课程设计任务书摘要Quartus II是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。

Multisim是Interactive Image Technologies (Electronics Workbench）公司推出的以Windows为基础的仿真工具，适用于板级的模拟/数字电路板的设计工作。

它包含了电路原理图的图形输入、电路硬件描述语言输入方式，具有丰富的仿真分析能力。

Multisim为用户提供了丰富的元器件，并以开放的形式管理元器件，使得用户能够自己添加所需要的元器件。

在QuartusII8.1软件中，建立名为wq的工程，用四位二进制减法计数器的VHDL语言实现了四位二进制减法计数器的仿真波形图，同时进行相关操作，锁定了所需管脚，将其下载到实验箱。

在Multisim软件中，通过选用四个时钟脉冲下降沿触发的JK触发器和同步电路，画出其时序图，卡诺图，建立相关方程，做出相关计算，完成四位二进制减法计数器（缺1001,1010）的驱动方程。

在Multisim软件里画出了四位二进制减法计数器的逻辑电路图。

分析由红绿灯的亮灭顺序及状态，和逻辑分析仪里出现波形图，证明四位二进制减法计数器设计成功。

关键字：VHDL语言；四位二进制减计数器；QUARTUSⅡ；Multisim目录1.课程设计目的 (1)2.设计框图 (1)3.实现过程 (2)3.1Q UARTUSⅡ实现过程 (2)3.1.1建立工程 (2)3.1.2VHDL源程序 (4)3.1.3波形仿真 (5)3.1.4引脚锁定与下载 (7)3.1.5仿真结果分析 (9)3.2MULTISIM实现过程 (9)3.2.1求驱动方程 (9)3.2.2画逻辑电路图 (11)3.2.3逻辑分析仪的仿真 (12)3.2.4结果分析 (13)4.总结 (14)5.参考文献 (15)1.课程设计目的1.了解四位二进制减法计数器的工作原理和逻辑功能；2.学会用VHDL语言对计数器进行编译和仿真；3.掌握QuartusII的使用方法；4.掌握Multisim的使用方法。

2.设计框图状态转换图是描述时序电路的一种方法，具有形象直观的特点，即其把所用触发器的状态转换关系及转换条件用几何图形表示出来，十分清新，便于查看。

在本课程设计中，四位二进制同步减法计数器用四个CP下降沿触发的JK 触发器实现，其中有相应的跳变，即跳过了1001 1010两个状态，这在状态转换图中可以清晰地显示出来。

具体结构示意框图和状态转换图如下：1111 1110 1101 1100 1011 1000 01110000 0001 0010 0011 0100 01010110（缺1001,1010）B:状态转换图3.实现过程3.1. QuartusⅡ实现过程3.1.1建立工程（1）点击File–> New Project Wizard创建一个新工程。

点击Next，为工程选择存储目录、工程名称、顶层实体名等，并点击Next，若目录不存在,系统可能提示创建新目录，如图1所示，点击“是”按钮创建新目录；图1 选择存储目录、工程名称、顶层实体名（2）系统提示是否需要加入文件，在此不添加任何文件，如图2；图2 是否添加文件（3）点击Next，进入设备选择对话框，如图3，这里选中实验箱的核心芯片CYCLONE系列FPGA产品EP1C6Q240C8；图3设备选择（4）点击Next，系统显示如图4，提示是否需要其他EDA工具，这里不选任何其他工具；图4 是否需要其他EDA工具（5）点击Next后，系统提示创建工程的各属性总结，若没有错误，点击Finish，工程创建向导将生成一个工程，在窗口左侧显示出设备型号和该工程的基本信息等；图5 创建工程的各属性总结3.1.2 VHDL源程序library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity wq isport(CP,r:in std_logic;q:out std_logic_vector(3 downto 0));end wq;architecture behavioral of wq issignal count:std_logic_vector(3 downto 0);beginprocess(cp,r)beginif r='0' then count<="1111";elsif cp'event and cp='1' thenif count="1011" thencount<="1000";else count<=count-1;if count="0000"thencount<="1111";else count<=count-1;end if;end if;end if;end process;q<=count;end behavioral ;3.1.3 波形仿真（1）点击File->New创建一个设计文件，选择设计文件的类型为VHDL File，如图6；图6 创建设计文件（2）在编辑窗口中编辑程序，并存盘，如图7；图7 编辑程序（3）点击Processing->Start Compilation编译该文件，系统将开始编译，结束后，给出提示信息和编译结果，如图8所示；图8 编译（5）建立时序仿真文件,选择“Vector Waveform File”，如图9；图9 建立时序仿真文件（6）出现的界面中，在Name空白处击右键，Insert→Insert Node or Bus，单击，单击，再单击→OK→OK，并对其进行仿真，如图10所示；（7）仿真结果，如图11所示；图11 仿真结果（8）仿真后存盘3.1.4引脚锁定与下载各引脚的锁定如表1所示：表1 锁引脚引脚的锁定和下载分别如图12和图13所示：图12 锁引脚图13 下载3.1.5 仿真结果分析仿真波形图可以看出减法计数器的工作过程：由1111起依次递减，最后减至0000后再由1111起进行下一个周期的循环，其中缺少1001,1010两个状态。

当复位键复位后，回到1111重新开始循环。

3.2 Multism 实现过程3.2.1求驱动方程选择四个时钟脉冲下降沿触发的JK 触发器，因要使用同步电路，所以时钟方程应该为CP CP CP CP CP ====3210（1）求状态方程由所示状态图可直接画出如表2所示电路次态13+n Q 12+n Q 11+n Q 10+n Q 的卡诺图，再分解开便可以得到如表3 (a) (b) (c) (d)所示各触发器的卡诺图。

表2 次态13+n Q 12+n Q 11+n Q 10+n Q 的卡诺图由上述卡诺图可求出1+n 1+n 1+n 1+n 表3 (a) 13+n Q 的卡诺图表3(b) 12+n Q 的卡诺图表3（c ）11+n Q 的卡诺图表3（d ） 10+n Q 的卡诺图根据卡诺图进行相应化简即得到状态方程，如下：n n n n n n n n n n n n n n n n n n n n n n n n QQQ Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q 0101n 201301110121n 20n 212012313n 2313=++=++=++=++++（2）求驱动方程由于JK 触发器的特性方程为n n n Q K Q J Q +=+1用状态方程与特性方程做比较，可得对应驱动方程，如下：1100011010120121230123========K J Q Q K Q J Q Q K Q Q J Q Q K Q Q Q J nn nn n n n n n n n n3.2.2画逻辑电路图根据所选用的触发器和时钟方程、输出方程、驱动方程，便可以画出如图14所示的逻辑电路图图14 逻辑电路图3.2.3逻辑分析仪的仿真逻辑分析仪显示的波形如图15所示：图15 逻辑分析仪波形检查电路能否自启动：把无效状态1001和1010带入输出方程和和状态方程进行计算，结果如下：0000100110101/0/−−−→−−−−→−由此可见，在CP 操作下都能回到有效状态，即电路能够自启动。

3.2.4结果分析Multism 是一种虚拟仪器，可以用来验证电路的设计的正确性。

根据相关计算，得出时序电路的时钟方程、状态方程、驱动方程，从而选择合适触发器来连接实现。

本设计中，选用四个时钟脉冲下降沿触发的JK 触发器来实现四位二进制减法计数器。

逻辑电路图中，四个小红灯即为显示器，灯亮表示“1”，灭表示“0”，从而达到计数目的。

由于其中缺了1001,1010 两种状态，所以在计数过程中会发生跳变，即先从1011跳到1000，再由0000直接跳回到1111，周而复始。

逻辑分析仪类似于Quartus Ⅱ环境下的波形仿真，是对计数器的另一种直观的描述。

其中，高电平表示“1”，低电平表示“0”，也可以对计数器的功能进行测试及检验。

4.总结在本次数字电路课程设计中，我花了较多的时间查阅资料，进行反复练习,使我对二进制减法计数器掌握得更加熟练。

这对我以后学习相关的课程以及进行更高层次的数字电路设计都奠定了不错的基础。

在设计过程中，出现了各种各样的问题，有些是单一原因引起的，有的是综合原因引起的，这些都很考验我的毅力与坚持。

但是我掌握了研究这类问题的方法，即问题解决的过程就是要从问题所表现出来的情况出发，通过反复推敲，作出相应判断，逐步找出问题的症结所在，从而一举击破。

对于数字电路设计，尤其在使用Multism进行逻辑电路的连接与分析时，这种分析解决问题的能力就更为重要。

要在复杂的电子器件和密密麻麻的连线中找出头绪来，并不是一件很容易的事情。

往往要重新再来一次，但是这样的问题就出在计算上，尤其是在化简卡诺图时，务必小心谨慎，一个字符写错或者漏掉一些信息，就会导致驱动方程错误，逻辑电路就不能实现最初的设计功能。

在学习过《数字电路技术基础简明教程》之后，我已经算是掌握了一定的数字电路设计的基础以及相应的分析方法、实践能力以及自学能力。

虽然遇到了不少问题，但是在向老师和同学请教的学习过程中，我又改正了不少错误的认识，对数字电路的设计与分析方法的掌握也有了一定的提高，我相信这些知识与经验对以后的学习会有极大的帮助。