数字电路模拟电路

基础知识学习

1集成电路可以分为数字电路、模拟电路和数模混合电路，了解并掌握他们的特点以及他们之间的区别与联系；

答：

数字电路是处理逻辑电平信号的电路，它是用数字信号完成对数字量进行算术运算和逻辑运算的电路。从整体上看，数字电路分为组合逻辑电路和时序逻辑电路两大类。

数字电路的基本特点是（1）严格的逻辑性（2）严格的时序性（3）基本信号只有高、低两种逻辑电平或脉冲（4）与逻辑值对应的电平随使用的实际电路而不同（5）固件特点明显。

模拟电路处理的是模拟电压或电流信号，它们在时间和幅度都连续的信号，模拟信号待传播的信息包含在它的波形之中（信息变化规律直接反映在模拟信号的幅度、频率和相位的变化上）。

模拟电路特点是电路中的元件(器件)动作方式属于线性变化的电路。通常著重的是放大倍率，工作频率等问题。常见如：变压电路, 放大器电路, 都是属于仿真电路。亦称为类比电路。但模拟电路是数字电路的基础，数字电路的器件都是模拟电路组成的。

数模混合电路就是在一个电路系统中既有数字元件，又有模拟元件。数模混合电路一般是带有模数转换（AD）或数模装换（DA）部分的电路。由于数字电路所处理的是逻辑电平信号，因此，从信号处理的角度看，数字电路系统比模拟电路具有更高的信号干扰能力。

2了解并掌握“设计规则”的概念及其在集成电路设计过程中的重要性（重点了解CMOS工艺的层次和步骤）

答：

由于器件的物理特性和工艺的限制，芯片上物理层的尺寸进而版图的设计必须遵守特定的规则。这些规则是各集成电路制造常回家根据本身的工艺特点和技术水平而制定的。因此不同的工艺，就又不同的设计规则。设计规则通常包括两个主要方面：①规定图形和图形间距的最小容许尺寸；②规定各分版间的最大允许套刻偏差。

不同类型的集成电路制定版图设计规则的基本原则则是一致的：①需要考虑工艺设备状况(如光刻机的分辨率和对准精度)和工艺技术水平（如工艺加工中，图形尺寸侧向变化量和控制）；②避免寄生效应对集成电路的功能与电学性能的有害影响。

3了解并掌握“版图”的概念及其在集成电路设计过程中的重要性（重点了解CMOS工艺的版图）；

答：

版图设计是指将前端设计产生的门级网表通过EDA设计工具进行布局布线和进行物理验证并最终产生供制造用的GDSII数据的过程。其主要工作职责有：芯片物理结构分析、逻辑分析、建立后端设计流程、版图布局布线、版图编辑、版图物理验证、联络代工厂并提交生产数据。它是将设计并模拟优化后的电路转化成的一系列集合图形，包含了集成电路尺寸大小，各层拓扑定义等有关期间的所有物理信息。

4了解并掌握常见基本单元（如反相器、与非门、D触发器等）的CMOS工艺版图结构；答：

CMOS反相器是由一个N沟道增强型MOS管和一个P沟道增强型MOS管组成的。如下（a）所

示：

CMOS与非门电路包括两个漏源相串联的NMOS管和两个漏源并联的PMOS管，每对NMOS管和PMOS的栅极相连作为输入端。如下（b）所示：

D触发器较为复杂。。。

（a）（b）

5了解模拟电路版图设计的特点及需要注意的地方；

答：

模拟集成电路设计、构建、分析和仿真呈现太多的变化，更多时候像是一种艺术。模拟集成电路设计规则：最小宽度、间距、包围、延伸。模拟电路的版图需要注意的几点：①叉指晶体管：设计时，栅电阻应小于其跨导的倒数；低噪中，栅电阻是1/gm的1/5到1/10。

②对称性。③参考源的分布：减小失配。④连线：利用差动信号将串扰转换成共模干扰，屏蔽，电压降。

6了解并掌握“Latch up”效应的成因及解决办法

答：

latch up：CMOS电路总在电源VDD和地线GND之间由于几声的PNP和NPN相互影响可能会产生的一低阻抗通路，使VDD和GND之间产生大电流。这就是闩锁效应(latch up).

防止latch up的方法：

（1）在基体上改变金属的掺杂，降低BJT的增益。

（2）避免source和drain正向偏压

（3）增加一个轻掺杂的layer在重掺杂的基体上，组织侧面电流从垂直BJT到低阻基本上的通路

（4）使用GUARD ring:P+ring环绕nmos并接GND；N+ring环绕pmos并接VDD，一方面可以降低Rwell个Rsub的阻值，另一方面可阻值栽子到达BJT的基极。

（5）Substrate contact和well cantact应尽量靠近source，以降低Rwell和Rsub的阻值。

（6）使nmos尽量靠近GND，pmos尽量靠近VDD，保持足够的距离在pmos和nmos之间以降低引发SCR的可能

（7）除在I/O处需采取防latch up的措施外，凡接I/O的内部mos也应圈guard ring。（8）I/O处尽量不使用pmos(nwell)

7了解集成电路中ESD的概念及常见的ESD保护结构；

答：

ESD即静电效应，是新片制造和使用过程中最易造成芯片损坏的因素之一。它的产生主要有三个途径：人体接触，机器接触，自产生电荷。

大部分的ESD电流来自电路外部，因此ESD保护电路一般设计在PAD旁，I/O电路内部。典型的I/O电路由输出驱动和输入接收器两部分组成。ESD通过PAD导入芯片内部，因此I/O里所有与PAD直接相连的器件都需要建立与之平行的ESD 低阻旁路，将ESD电流引入电压线，再由电压线分布到芯片各个管脚，降低ESD的影响。具体到I/O电路，就是与PAD 相连的输出驱动和输入接收器，必须保证在ESD发生时，形成与保护电路并行的低阻通路，旁路ESD电流，且能立即有效地箝位保护电路电压。而在这两部分正常工作时，不影响电路的正常工作。

8了解并掌握DRC、ERC、LVS、LPE等概念及其在集成电路设计过程中的重要性；

答：

LVS（电路图与版图一致性检查）从半途中提取的电路同原电路比较，其方法通常是将两者的网表进行对比。比较的结果，可以是完全一致或者不全一致。设计者对应所示的错误进行必要的版图修改。

DRC（设计规则检查）是一个运用版图数据库检查在版图上设计的每条设计的程序。例如检查在版图上每条金属线的宽度和间距以保证它们不违反所规定的最小值。通过DRC保证该设计在生产工艺的限度范围内，可被制造出来。

ERC（电气规则检查）除违反设计规则而造成的图形尺寸错误外，常还会发生电学错误，如电源、地、某些输入或输出端的链接错误。这久需要用ERC检查步骤来防范。为了进行ERC的验证，首先应在版图中将各有关电学节点做出定义。如将电源、接地点、输入端、输出端分别给出“节点名”。

LPE（液相外延）由溶液中析出固相物质并沉积在衬底上生成单晶薄层的方法。液相外延由尼尔松于1963年发明，成为化合物半导体单晶薄层的主要生长方法，被广泛的用于电子器件的生产上。薄层材料和衬底材料相同的称为同质外延，反之称为异质外延。