数字集成电路习题答案
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的最小尺寸为(W=0.375m，L=0.25m，即W/L=0.375/0.25)
求出g,VIL,VIH,NML,NMH
NMOS PMOS
VT0(V) 0.43 -0.4
(V0.5) 0.4 -0.4
VDSAT(V) 0.63 -1
k’(A/V2) 115×10-6 -30×10-6
(V-1) 0.06 -0.1
2.如下图所示，由NMOS组成的反相器，输出电容 CL=3pF,W/L=1.5um/0.5um,求tpHL,tpLH和tp
t pHL
ln 2ReqnCL
0.69 13k 3
3 pF
8.97ns
t pLH ln 2RLCL 0.69 75k 3 pF 155.25ns
tp
8.97
155.25 2
1.假设设计一个通用0.25m CMOS工艺的反相器，其中PMOS晶体管的 最小尺寸为(W=0.75m，L=0.25m，即W/L=0.75/0.25) , NMOS晶体管
的最小尺寸为(W=0.375m，L=0.25m，即W/L=0.375/0.25)
求出g,VIL,VIH,NML,NMH
NMOS PMOS
0.169A
3.简述MOS管的电容分布，及其模型
N
（a）
Di
Ck Rik
k 1
DCLK1 R1C1 (R1 R2 )C2 R1C3 (R1 R2 R4 )C4
(R1 R2 )C5
DCLK 2 R1C1 (R1 R2 )C2 R1C3 (R1 R2 )C4
VT0(V) 0.43 -0.4
(V0.5) 0.4 -0.4
VDSAT(V) 0.63 -1
k’(A/V2) 115×10-6 -30×10-6
(V-1) 0.06 -0.1
1.假设设计一个通用0.25m CMOS工艺的反相器，其中PMOS晶体管的 最小尺寸为(W=0.75m，L=0.25m，即W/L=0.75/0.25) , NMOS晶体管
82.11ns
注：NMOS和PMOS的等效电阻可由表3.3查出
1.写出下图的逻辑函数式
X ( AB CDE )F G
2、写出下图的逻辑函数式，确定电路中晶体管的尺寸，使它的tpLH和 tpHL与具有以下尺寸的反相器近似相等： NMOS为W/L=4, PMOS: W/L=8
习题1：一上升沿触发的D触发器，设初态为1，试在给定CP 、D下，画出Q和Q′波形。
(R1 R2 R5 )C5 9RC
DCLK 3 R1C1 R1C2 (R1 R3 )C3 R1C4 R1C5
(5R R3)C R3 4R
8
DB Ck RBk k 1 R1C1 R1C2 (R1 R3 )C3 R1C4 (R1 R3 )C5 (R1 R3 R6 )C6 (R1 R3 )C7 (R1 R3 R6 R8 )C8 0.25* 250 0.25*750 (0.25 0.5) * 250 0.25* 250 (0.25 0.5) *1000 (0.25 0.5 1) * 250 (0.25 0.5) *500 (0.25 0.5 11000) * 250 62.5 187.5 187.5 62.5 750 437.5 375 250437.5 0.2525(ns)
1.5 115 106
0.63 3 0.06 0.1
30 106
1.0
21.05
VIL
VM
VDD VM g
1.25 2.5 1.25 21.05
1.19V
VIH
VM
VM g
1.25 1.25 21.05
1.31V
NVH VDD VIH 2.5 1.31 1.19 NM L VIL 1.19
115 (2.072 2.072 )(1 0.06 2.5) 2
283.3A
(2) pmos :
VGT VGS VT 0 0.5 0.4 0.1 VDS
pmos处于饱和区,Vmin 0.1v
ID
kn'
(W L
) (VGTVm in
Vm2in 2
)(1
VDS
)
30 (0.1 0.05) 0.1 (1 0.11.25)
(R1 R2 R5 )C5
DCLK 3 R1C1 R1C2 (R1 R3 )C3 R1C4 R1C5
（b）
DCLK1 R1C1 (R1 R2 )C2 R1C3 (R1 R2 R4 )C4 (R1 R2 )C5
9RC
DCLK 2 R1C1 (R1 R2 )C2 R1C3 (R1 R2 )C4
CP D Q Q′
W /Байду номын сангаас 1
根据VGS和VDS确定其处于线性、饱和还是截止状态，并求 I D
的值。
解：(1)nmos : VGT VGS VT 0 2.5 0.43 2.07 VDS
nmos处于饱和区,Vmin VGT 2.07
ID
kn'
(W L
) (VGTVm in
V2 m in 2
)(1
VDS
)
ID
(VM
)
kn'
W L
[(VGSn
VTn
)VDSATn
V2 DSATn 2
](1
VDSn )
1.5115106 0.63 (1.25 0.43 0.63 / 2)(1 0.061.25)
59106 A
g
1
knVDSATn k Vp DSATp
ID (VM )
n p
1 59 106
习题答案
▪ 简述CMOS工艺流程
1.已知电路如图1所示，使用一阶二极管模型，即 VDon 0.7V 求解 I D
习题1电路图
解：
(R1 R2 )ID 2VDon 2.5 (4000 4000)ID 2*0.7 2.5 ID 0.275(mA)
2.已知
NMOS : kn' 115A /V 2,VT 0 0.43V , 0.06V 1,VGS 2.5V ,VDS 2.5V PMOS : kn' 30A /V 2,VT 0 0.4V , 0.1V 1,VGS 0.5V ,VDS 1.25V
求出g,VIL,VIH,NML,NMH
NMOS PMOS
VT0(V) 0.43 -0.4
(V0.5) 0.4 -0.4
VDSAT(V) 0.63 -1
k’(A/V2) 115×10-6 -30×10-6
(V-1) 0.06 -0.1
2.如下图所示，由NMOS组成的反相器，输出电容 CL=3pF,W/L=1.5um/0.5um,求tpHL,tpLH和tp
t pHL
ln 2ReqnCL
0.69 13k 3
3 pF
8.97ns
t pLH ln 2RLCL 0.69 75k 3 pF 155.25ns
tp
8.97
155.25 2
1.假设设计一个通用0.25m CMOS工艺的反相器，其中PMOS晶体管的 最小尺寸为(W=0.75m，L=0.25m，即W/L=0.75/0.25) , NMOS晶体管
的最小尺寸为(W=0.375m，L=0.25m，即W/L=0.375/0.25)
求出g,VIL,VIH,NML,NMH
NMOS PMOS
0.169A
3.简述MOS管的电容分布，及其模型
N
（a）
Di
Ck Rik
k 1
DCLK1 R1C1 (R1 R2 )C2 R1C3 (R1 R2 R4 )C4
(R1 R2 )C5
DCLK 2 R1C1 (R1 R2 )C2 R1C3 (R1 R2 )C4
VT0(V) 0.43 -0.4
(V0.5) 0.4 -0.4
VDSAT(V) 0.63 -1
k’(A/V2) 115×10-6 -30×10-6
(V-1) 0.06 -0.1
1.假设设计一个通用0.25m CMOS工艺的反相器，其中PMOS晶体管的 最小尺寸为(W=0.75m，L=0.25m，即W/L=0.75/0.25) , NMOS晶体管
82.11ns
注：NMOS和PMOS的等效电阻可由表3.3查出
1.写出下图的逻辑函数式
X ( AB CDE )F G
2、写出下图的逻辑函数式，确定电路中晶体管的尺寸，使它的tpLH和 tpHL与具有以下尺寸的反相器近似相等： NMOS为W/L=4, PMOS: W/L=8
习题1：一上升沿触发的D触发器，设初态为1，试在给定CP 、D下，画出Q和Q′波形。
(R1 R2 R5 )C5 9RC
DCLK 3 R1C1 R1C2 (R1 R3 )C3 R1C4 R1C5
(5R R3)C R3 4R
8
DB Ck RBk k 1 R1C1 R1C2 (R1 R3 )C3 R1C4 (R1 R3 )C5 (R1 R3 R6 )C6 (R1 R3 )C7 (R1 R3 R6 R8 )C8 0.25* 250 0.25*750 (0.25 0.5) * 250 0.25* 250 (0.25 0.5) *1000 (0.25 0.5 1) * 250 (0.25 0.5) *500 (0.25 0.5 11000) * 250 62.5 187.5 187.5 62.5 750 437.5 375 250437.5 0.2525(ns)
1.5 115 106
0.63 3 0.06 0.1
30 106
1.0
21.05
VIL
VM
VDD VM g
1.25 2.5 1.25 21.05
1.19V
VIH
VM
VM g
1.25 1.25 21.05
1.31V
NVH VDD VIH 2.5 1.31 1.19 NM L VIL 1.19
115 (2.072 2.072 )(1 0.06 2.5) 2
283.3A
(2) pmos :
VGT VGS VT 0 0.5 0.4 0.1 VDS
pmos处于饱和区,Vmin 0.1v
ID
kn'
(W L
) (VGTVm in
Vm2in 2
)(1
VDS
)
30 (0.1 0.05) 0.1 (1 0.11.25)
(R1 R2 R5 )C5
DCLK 3 R1C1 R1C2 (R1 R3 )C3 R1C4 R1C5
（b）
DCLK1 R1C1 (R1 R2 )C2 R1C3 (R1 R2 R4 )C4 (R1 R2 )C5
9RC
DCLK 2 R1C1 (R1 R2 )C2 R1C3 (R1 R2 )C4
CP D Q Q′
W /Байду номын сангаас 1
根据VGS和VDS确定其处于线性、饱和还是截止状态，并求 I D
的值。
解：(1)nmos : VGT VGS VT 0 2.5 0.43 2.07 VDS
nmos处于饱和区,Vmin VGT 2.07
ID
kn'
(W L
) (VGTVm in
V2 m in 2
)(1
VDS
)
ID
(VM
)
kn'
W L
[(VGSn
VTn
)VDSATn
V2 DSATn 2
](1
VDSn )
1.5115106 0.63 (1.25 0.43 0.63 / 2)(1 0.061.25)
59106 A
g
1
knVDSATn k Vp DSATp
ID (VM )
n p
1 59 106
习题答案
▪ 简述CMOS工艺流程
1.已知电路如图1所示，使用一阶二极管模型，即 VDon 0.7V 求解 I D
习题1电路图
解：
(R1 R2 )ID 2VDon 2.5 (4000 4000)ID 2*0.7 2.5 ID 0.275(mA)
2.已知
NMOS : kn' 115A /V 2,VT 0 0.43V , 0.06V 1,VGS 2.5V ,VDS 2.5V PMOS : kn' 30A /V 2,VT 0 0.4V , 0.1V 1,VGS 0.5V ,VDS 1.25V