全加器的设计
实验五全加器的设计及应用
实验五全加器的设计及应用一、实验目的（1）进一步加深组和电路的设计方法。
（2）会用真值表设计半加器和全加器电路，验证其逻辑功能。
（3）掌握用数据选择器和译码器设计全加器的方法。
二、预习要求（1）根据表5-1利用与非门设计半加器电路。
（2）根据表5-2利用异或门及与非门设计全加器电路。
三、实验器材（1）实验仪器：数字电路实验箱、万用表；（2）实验器件：74LS04、74LS08、74LS20、74LS32、74LS86、74LS138、74LS153；四、实验原理1.半加器及全加器电子数字计算机最基本的任务之一就是进行算术运算，在机器中的四则运算——加、减、乘、除都是分解成加法运算进行的，因此加法器便成了计算机中最基本的运算单元。
（1）半加器只考虑了两个加数本身，而没有考虑由低位来的进位（或者把低位来的进位看成0），称为半加，完成半加功能的电路为半加器。
框图如图5-1所示。
一位半加器的真值表如表5-1所示。
表5-1 半加器真值表0 0 00 1 01 0 0 1 1 0 1 02 0 1 0 0 0图5-1 半加器框图由真值表写逻辑表达式：画出逻辑图，如图5-2所示：（a）逻辑图（b）逻辑符号图5-2 半加器（2）全加器能进行加数、被加数和低位来的进位信号相加，称为全加，完成全加功能的电路为全加器。
根据求和结果给出该位的进位信号。
即一位全加器有3个输入端：（被加数）、（加数）、（低位向本位的进位）；2个输出端：（和数）、（向高位的进位）。
下面给出了用基本门电路实现全加器的设计过程。
1）列出真值表，如表5-2所示。
表5-2 全加器真值表半加器全加器0 0 00 1 01 0 0 1 1 0 1 02 0 1 0 0 10 0 10 1 11 0 1 1 1 1 1 0 1 11 12 1从表5-2中看出，全加器中包含着半加器，当时，不考虑低位来的进位，就是半加器。
而在全加器中是个变量，其值可为0或1。
VHDL全加器的设计
实验四全加器的设计一、实验目的通过VHDL语言设计4位全加器，掌握加法器的设计方法；学习利用软件工具的模块封装（1位全加器）及连接使用方法，在软件工具的原理图输入法下完成4位全加器的设计。
二、实验原理根据数字电路全加器的理论知识，按图1所示的1位全加器的管脚图进行设计。
图 1 1位全加器管脚图三、实验内容用VHDL语言设计1位全加器，进行编译、波形仿真及器件编程。
代码一见附录，仿真图如下图 2 1位全加器功能仿真图使用原理图设计4位全加器进行编译、波形仿真及器件编程。
原理图如下仿真图如下用VHDL语言设计4位全加器，进行编译、波形仿真及器件编程，代码二见附录，仿真图如下图 5 4位全加器功能仿真图附录代码一、library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity swqjq isport (a,b:in std_logic;ci:in std_logic;co:out std_logic;s:out std_logic);end swqjq;architecture zhang of swqjq isbeginprocess (a,b,ci)beginif(a='0'and b='0'and ci='0') thens<='0';co<='0';elsif(a='1'and b='0'and ci='0') thens<='1';co<='0';elsif(a='0'and b='1'and ci='0') thens<='1';co<='0';elsif(a='1'and b='1'and ci='0') thens<='0';co<='1';elsif(a='0'and b='0'and ci='1') thens<='1';co<='0';elsif(a='0'and b='1'and ci='1') thens<='0';co<='1';elsif(a='1'and b='0'and ci='1') thens<='0';co<='1';elses<='1';co<='1';end if;end process;end zhang;代码二、library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity adder4b isport ( ci:in std_logic;a,b:in std_logic_vector(3 downto 0);s:out std_logic_vector(3 downto 0);co:out std_logic);end adder4b;architecture zhang of adder4b issignal sint:std_logic_vector(4 downto 0); signal aa,bb:std_logic_vector(4 downto 0); beginaa<='0'&a(3 downto 0);bb<='0'&b(3 downto 0);sint<=aa+bb+ci;s(3 downto 0)<=sint(3 downto 0);co<=sint(4);end zhang;。
实验二 全加器的设计
实验二全加器的设计一、实验目的1、掌握MAX+plus 软件的使用方法。
2、掌握层次化设计方法：底层为文本文件，顶层为图形文件。
3、通过全加器的设计掌握利用EDA软件进行电子线路设计的过程。
二、实验设备1、计算机2、MAX+plus II软件及实验箱三、实验原理加法器是数字系统中的基本逻辑器件，减法器和硬件乘法器都可由加法器来构成。
全加器，全加器是实现两个一位二进制数及低位来的进位数相加（即将三个二进制数相加），求得和数及向高位进位的逻辑电路。
所以全加器有三个输入端（A，B，C）和两个输出端SO，CO）。
1、逻辑关系：CO=AB SO=AB+BA=A⊕B语句：SO<=NOT(A XOR (NOT B))CO<=A AND B2、逻辑关系：语句：SO<=NOT(A XOR (NOT B)); CO<=A AND B;SO=A⊕B⊕C CO=AB+CA+CB四、实验内容1、半加器的设计：完成源程序的编辑、编译、仿真。
2、两输入或门的设计：完成源程序的编辑、编译、仿真。
3、全加器的设计：完成源程序的编辑、编译、仿真。
五、实验步骤1、启动MAX+plus II 10.0 软件2、底层文件：新建文件文本文件：（1）File \ New \Text Editor File（2）在文本文件上输入代码（3）保存文本文件：File\Save\H-adder.vhd 扩展名为*.vhd（4）设置为当前文件：点击File\Project\set project to current file 设置项目为当前文件（5）编译1）选择芯片型号：点击Assign\Device：Ep1k30QC208-32）编译:点击MAX+plus II \ Compiler \ Start 开始编译,生成.pof 文件(CPLD) （6）仿真1）启动ＭaxplusII\Ｗavefrom editor 菜单，进入波形编辑窗口；2）导入输入输出节点：将鼠标移至空白处并单击鼠标右键，Enter Nodes from SNF 将欲仿真的所有Ｉ／Ｏ管脚加入。
一位全加器的设计
一位全加器的设计全加器的主要作用是将两个二进制数相加，并产生一个结果和一个进位。
在设计全加器时，我们需要考虑以下几个方面：输入信号的处理、逻辑门的选择、进位的传递、和输出结果的计算。
首先，我们需要考虑输入信号的处理。
一个全加器需要接收两个二进制数和一个进位作为输入信号。
每个输入信号都可以用一个二进制位表示，这些位可以通过电路的输入端口进入电路。
在设计全加器时，我们需要确定如何使用这些输入信号。
其次，我们需要选择逻辑门来实现全加器。
逻辑门是数字电路的基本组件，通常用于实现计算和逻辑运算。
在设计全加器时，我们可以使用与门、或门和异或门来完成计算。
接下来，我们需要实现进位的传递。
当两个二进制数相加时，如果它们的和超过了二进制数能够表示的范围，就会产生一个进位。
为了实现进位的传递，我们可以使用逻辑门来判断是否产生了进位，并将进位传递到高位。
最后，我们需要计算输出结果。
一个全加器的输出结果是一个和位和一个进位位。
和位表示两个输入位的和，进位位表示是否产生了进位。
我们可以通过使用逻辑门和输入信号来计算输出结果。
下面是一个典型的全加器电路的设计：首先，我们将输入信号连接到三个输入端口。
一个输入端口用于接收两个输入二进制数，另一个输入端口用于接收进位。
接下来，我们将输入信号与逻辑门连接起来。
我们可以使用两个异或门来实现和位的计算，然后使用一个与门计算进位。
最后，我们将输出信号连接到两个输出端口。
一个输出端口用于输出和位，另一个用于输出进位位。
在实际设计中，我们需要综合考虑多个全加器的连接，以实现更复杂的计算。
这可以通过将多个全加器链接成一个加法器来实现。
加法器是一个包含多个全加器的数字电路，可以将更长的二进制数相加。
总结起来，全加器是一个重要的数字电路组件，用于将两个二进制数相加。
在全加器的设计过程中，我们需要考虑输入信号的处理、逻辑门的选择、进位的传递、和输出结果的计算。
通过合理选择逻辑门和连接输入输出信号，我们可以实现一个高效的全加器。
第01章 全加器的设计
1.2 项目理论知识
1.2.1 EDA技术简介 1.2.2 可编程逻辑器件的硬件结构 1.2.3 QuartusⅡ集成开发环境
1.2.1 EDA技术简介
一、EDA技术的概念 EDA 是Electronic Design Automation(电子设计自动 化)的缩写. EDA 技术以计算机为工具,设计者在EDA 软件平台上, 用硬件描述语言完成设计文件,然后由计算机自动地完 成逻辑编译、化简、分割、综合、优化、布局、布线 和仿真,以及对特定目标芯片的适配编译、逻辑映射和 编程下载等工作.
1.2.2 可编程逻辑器件的硬件结构
２．可编程逻辑器件的分类
可编程逻辑器件按集成度,可分为低集成度可编程逻辑 器件和高集成度可编程逻辑器件。
1.2.2 可编程逻辑器件的硬件结构
３．低集成度可编程逻辑器件 （1）PROM：Programmable Read Only Memory （2）PLA：Programmable Array Logic （3）PAL：Programmable Logic Array （4）GAL：Generic Array Logic
1.2.2 可编程逻辑器件的硬件结构
4．高集成度可编程逻辑器件 （1）EPLD：Erasable Programmable Logic Device （2）CPLD：Complex Programmable Logic Device ①宏单元是CPLD的基本结构,由它来实现基本的逻辑功 能. ②可编程连线负责信号传递,连接所有的宏单元. ③I/O 引脚控制块负责输入、输出的电气特性控制,比如 可以设定集电极开路输出、摆率控制、三态输出等. （3）FPGA：Field Programmable Gate Array ①IOE(inputoutputelement,输入输出单元) ②LAB(logicarrayblock,逻辑阵列块) ③Interconnect(内部连接线).
全加器全减器设计实验报告
全加器全减器设计实验报告1. 引言全加器和全减器是数字电路中常用的基本电路模块之一。
全加器用于将两个二进制数相加，全减器用于将两个二进制数相减。
在本实验中，我们将设计并实现一个4位的全加器和一个4位的全减器电路。
2. 原理2.1 全加器全加器是由两个半加器和一个或门组成的电路。
一个半加器用于计算两个输入位的和，另一个半加器用于计算进位值。
将两个半加器的结果和进位值通过或门进行运算，即可得到全加器的输出。
如下图所示为全加器的逻辑电路图：其中，A和B为输入信号，用于表示待相加的两个二进制数的对应位；S为输出信号，表示两个输入数的对应位相加的结果；C为进位信号，表示相加时产生的进位。
2.2 全减器全减器是由两个半减器和一个与非门组成的电路。
与全加器类似，一个半减器用于计算两个输入位的差，另一个半减器用于计算借位值。
将两个半减器的结果和借位值通过与非门进行运算，即可得到全减器的输出。
如下图所示为全减器的逻辑电路图：其中，A和B为输入信号，用于表示待相减的两个二进制数的对应位；D为输出信号，表示两个输入数的对应位相减的结果；B为借位信号，表示相减时需要借出的位。
3. 设计和实现3.1 全加器设计根据2.1中的原理，我们可以使用两个半加器和一个或门来实现一个4位的全加器电路。
根据全加器的逻辑电路图，我们可以将四个输入位（A0, A1, A2, A3）依次与另外四个输入位（B0, B1, B2, B3）连接到两个半加器中，然后将两个半加器的和（S0, S1, S2, S3）通过或门进行运算。
此外，计算进位值需要使用到四个位的与门（And）。
具体电路图如下：3.2 全减器设计根据2.2中的原理，我们可以使用两个半减器和一个与非门来实现一个4位的全减器电路。
根据全减器的逻辑电路图，我们可以将四个输入位（A0, A1, A2, A3）依次与另外四个输入位取反连接到两个半减器中，然后将两个半减器的差（D0, D1, D2, D3）通过与非门进行运算。
设计一位全加器的设计流程概述,基本步骤
设计一位全加器的设计流程概述,基本步骤下载温馨提示:该文档是我店铺精心编制而成，希望大家下载以后，能够帮助大家解决实际的问题。
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(VHDL实验报告)一位半加器,全加器的设计
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五、实验步骤
（一）半加器的设计
4、对设计文件进行仿真
4）编辑输入端口波形，即指定输入端口的逻辑电平变化，在波形编辑窗 口中，选择要输入波形的输入端口。以 b 端口为例，右键单击 b ，依次选 择value--clock--period，将时间改为1us。然后重复此过程将 a 的时间改 成 2us （a的周期是b的2倍），再将输入端的D0--D3选择不同的周期（一次 要有所差别）。最后选择软件的 Fie>Save进行保存。
3）加入输入、输出端口，在波形编辑器窗口左边的端口名列表 区点击鼠标右键，在弹出的右键菜单中选择 Insert Node or Bus… 命令，在弹出的 Insert Node or Bus 对话框界面中点击 Node Finder…按钮。在出现的 Node Finder 界面中的 Filter 列表中选 择 点击 List，在 Nodes Found 窗口出现所有信号的名称，点击中 间的按钮则 Selected Nodes 窗口下方出现被选择的端口名称。双击 OK按钮，完成设置，回到 Insert Node or Bus 对话框，双击OK按钮 ，所有的输入、输出端口将会在端口名列表区内显示出来。
5）按默认选项，点击NEXT出现新建工程以前所有的设定信息， 再点击FINISH完成新建工程的建立。
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五、实验步骤
（一）半加器的设计
2、建立文本设计文件
1）选择File--New--Device Design Files--VHDL File，点击OK按钮，打开进入文本编辑器对话框。
2）在文本编辑器中输入对应VHDL程序代码，如下图 所示：
全加器的设计采用“元件例化语句”，故需建立两个VHDL文 本编辑对话框（一个顶层文件，一个底层文件）。在相应的编辑框中 输入相应的VHDL语句，再分别以各自的实体名进行保存。注意的是顶 层文件名应必须与工程名一致。此次实验底层文件为半加器VHDL语句 ，顶层文件为全加器VHDL语句，其语句分别如下两图所示：
全加器的设计
实验课程名称：EDA技术与应用实验项目名称4位全加器实验实验成绩实验者专业班级组别同组者 / 实验日期一、实验目的1、加深理解全加器的工作原理及电路组成，加深对EDA技术的掌握。
2、熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个四位全加器的设计把握原理图输入方式设计的详细流程。
二、实验内容用原理图输入法设计4位全加器。
三、实验仪器Quartus II软件四、实验原理一个4位全加器可以由4个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。
1、半加器描述根据半加器真值表可以画出半加器的电路图。
a b so Co0 0 0 00 1 1 01 0 1 01 1 0 1表1 半加器h_adder真值表图1 半加器h_adder电路图2、一位全加器描述一位全加器可以由两个半加器和一个或门连接而成，因而可以根据半加器的电路原理图或真值表写出1位全加器的VHDL描述，1位全加器电路图如图所示：图2 一位全加器电路图3、4位全加器设计描述4位全加器可以看做四个1位全加器级联而成，首先采用基本逻辑门设计一位全加器，而后通过多个1位全加器级联实现4位全加器。
其中，其中cin 表示输入进位位，cout 表示输出进位位，输入A 和B 分别表示加数和被加数。
S 为输出和，其功能可用布尔代数式表示为：S A B Ci =++ii i i o ABC ABC ABC ABC C +++=首先根据一位全加器的布尔代数式应用基本逻辑门设计一位全加器，而后仿真验证一位全加器设计，准确无误后生成元件，供4位全加器设计用。
将4个1位全加器级联构成四位全加器。
五、实验步骤1、为本项工程设计建立文件夹 ：文件夹取名为adder ，路径为d:\adder 。
2、建立原理图文件工程和仿真 原理图编辑输入流程如下：1） 打开原理图编辑窗。
全加全减器实验报告
一、实验目的1. 理解全加器和全减器的工作原理。
2. 掌握全加器和全减器的电路设计方法。
3. 通过实验验证全加器和全减器的功能。
二、实验原理全加器（Full Adder）是一种能够处理两个二进制位以及一个来自低位的进位输入的加法器。
全减器（Full Subtractor）则是一种能够处理两个二进制位以及一个来自低位的借位输入的减法器。
它们是数字电路中常用的基本单元。
三、实验器材1. 实验箱2. 逻辑门芯片3. 连接线4. 计算器四、实验步骤1. 全加器设计1.1 根据全加器的真值表，设计全加器的逻辑电路图。
1.2 利用与门、或门、非门和异或门等逻辑门，实现全加器的逻辑功能。
1.3 将设计好的电路图连接到实验箱上，进行测试。
1.4 测试全加器的功能，验证其是否能正确实现加法运算。
2. 全减器设计2.1 根据全减器的真值表，设计全减器的逻辑电路图。
2.2 利用与门、或门、非门和异或门等逻辑门，实现全减器的逻辑功能。
2.3 将设计好的电路图连接到实验箱上，进行测试。
2.4 测试全减器的功能，验证其是否能正确实现减法运算。
五、实验结果与分析1. 全加器测试结果1.1 当输入A、B和进位C(N)均为0时，输出Sum为0，进位C(N1)为0。
1.2 当输入A、B和进位C(N)均为1时，输出Sum为0，进位C(N1)为1。
1.3 当输入A为0，B为1，进位C(N)为0时，输出Sum为1，进位C(N1)为0。
1.4 当输入A为1，B为0，进位C(N)为0时，输出Sum为1，进位C(N1)为0。
1.5 当输入A为1，B为1，进位C(N)为0时，输出Sum为0，进位C(N1)为1。
1.6 当输入A为0，B为0，进位C(N)为1时，输出Sum为1，进位C(N1)为1。
1.7 当输入A为1，B为1，进位C(N)为1时，输出Sum为1，进位C(N1)为1。
通过测试结果可以看出，全加器能够正确实现加法运算。
2. 全减器测试结果2.1 当输入A、B和借位B(N)均为0时，输出差D为A，借位B(N1)为0。
第4章全加器设计应用
第4章全加器设计应用4.1全加器设计在计算机工程中，全加器是一种逻辑电路，用于将两个输入位和上一个进位位相加，并产生一个和位和一个进位位。
全加器是构成数字逻辑中任何计算机系统的基本构建模块之一一个全加器可以通过与门、或门和异或门组合构建。
它有三个输入（A、B和进位位C_in）和两个输出（和位S和进位位C_out）。
全加器的真值表如下所示：A B C_in S C_out0000000110010100110110010101011100111111全加器的电路图如下所示：_______________A_______，，____，，___AND1XOR1ORB_______，____，____，_________，_________，_____C_in ________，____4.2全加器的应用全加器是计算机系统中的关键组件，用于实现各种数学和逻辑运算。
下面是全加器的一些应用：1.加法器：全加器可以用来实现两个二进制数的加法运算。
将两个二进制数的每一位与对应的进位位输入到全加器中，从低位到高位依次相加，得到结果和位和进位位。
2.减法器：通过对减数取反，并在最低位的进位位上加上1，然后将减数和被减数与对应的进位位输入到全加器中，可以实现两个二进制数的减法运算。
3.乘法器：乘法器可以使用连续加法器来实现。
将两个二进制数的每一位与对应的进位位输入到全加器中，然后按照乘法运算规则依次相加，最终得到结果。
4.除法器：除法器可以使用连续减法器来实现。
将被除数和除数与对应的进位位输入到全加器中，然后按照除法运算规则依次相减，直到减数小于零为止，最终得到商和余数。
5.比较器：通过将两个二进制数的每一位与对应的进位位输入到全加器中，然后比较结果和进位位，可以判断两个二进制数的大小关系。
6.码转换器：全加器可以用来实现BCD码和8421码之间的转换。
BCD码是二进制编码和十进制数字之间的一种表示方法，而8421码是一种用来表示四位二进制数的编码。
组合逻辑电路设计之全加器半加器
组合逻辑电路设计之全加器半加器全加器和半加器是组合逻辑电路中常用的两种基本电路。
全加器和半加器可以用于实现二进制数的加法运算。
在本文中，将详细介绍全加器和半加器的设计原理和电路结构。
一、半加器半加器是一个用于实现两个一位二进制数相加求和的电路。
半加器的输入包括两个二进制数A和B，输出包括二进制求和信号S和进位信号C。
```A----，--?--SB----，，--CGND```半加器的输出S等于输入A和B的异或（XOR）结果，输出C等于输入A和B的与（AND）结果。
半加器的真值表如下所示：A，B，S，C---，---，---，---0，0，0，00，1，1，01，0，1，01，1，0，1二、全加器全加器是一个用于实现三个一位二进制数相加求和的电路。
全加器的输入包括两个二进制数A和B，以及一个进位信号Cin（来自上一位的进位或者是初始进位信号），输出包括二进制求和信号S和进位信号Cout （输出给下一位的进位信号）。
```A----，--?---SB ----，，--CoutCin --，--?-------CGND```全加器的输出S等于输入A、B和Cin的异或（XOR）结果，输出Cout等于输入A、B和Cin的任意两个的与（AND）结果和输入A、B和Cin的三个的或（OR）结果的与（AND）结果。
全加器的真值表如下所示：A ，B ， Cin ， S ， Cout---，---，-----，---，------0，0，0，0，00，0，1，1，00，1，0，1，00，1，1，0，11，0，0，1，01，0，1，0，11，1，0，0，11，1，1，1，1三、全加器的电路设计可以通过组合半加器的方式来设计一个全加器。
在全加器中，首先使用两个半加器实现输入A和B的求和结果（S1）和对应的进位（C1）；然后再使用一个半加器将输入A和B之间的进位信号（Cin）与求和结果（S1）相加，得到最终的求和结果（S）和进位信号（Cout）。
一位全加器简单设计原理
一位全加器简单设计原理
全加器是一种用于加法运算的电路，可以将两个二进制数进行相加，并输出其和以及进位。
其设计原理并不复杂，主要包括三个输入端口和两个输出端口。
其中，两个输入端口用于输入被加数和加数，第三个输入端口用于输入上一位的进位标志。
输出端口包括和输出和进位输出。
在设计全加器的过程中，需要注意以下几个关键点：
首先，需要确定输入端口的位置和数量。
在全加器中，有两个输入端口分别对应被加数和加数，而第三个输入端口则对应上一位的进位标志。
这些输入端口需要经过合适的连接才能完成加法运算。
其次，需要确定输出端口的位置和数量。
在全加器中，有两个输出端口分别对应和输出和进位输出。
这些输出端口需要通过适当的连接来输出正确的计算结果。
最后，需要注意全加器的逻辑设计。
全加器的逻辑设计通常是基于布尔代数和逻辑门电路实现的。
通过设计适当的逻辑电路和布尔表达式，可以实现全加器的正确运算。
总之，全加器的简单设计原理涉及输入端口和输出端口的确定，以及逻辑设计的实现。
通过合理的设计和连接，可以实现全加器的高效运算。
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数电实验——全加器设计
五、实验验证 A = 0 , B = 0 , ������1 = 0 , S = 0, ������0 = 0 ,红灯灭，绿灯灭
A = 0 , B = 0 , ������1 = 1 , S = 1, ������0 = 0 ,红灯亮，绿灯灭 A = 0 , B = 1 , ������1 = 0 , S = 1, ������0 = 0 ,红灯亮，绿灯灭
������ = ������ ⊕ ������ ⊕ ������1 {
������0 = ������������ ∙ ������������1 ∙ ������������1 ∙ 1
实验原理图：
用红灯的亮灭来表示 S 输出 1/0 用绿灯的亮灭来表示 C0 输出 1/0 二、实验目的 完成 1 位全加器的设计，用逻辑门实现，完成输入输出真值表验证 三、实验器材 1. 实验材料
A = 1 , B = 1 , ������1 = 1 , S = 1, ������0 = 1 ,红灯亮，绿灯亮
实验 3.2
一、实验原理图 由真值表得 S 和 C0 表达式： ������ = ������ ������ ������1 ∙ ������ ������ ������1 ∙ ������ ������ ������1 ∙ ������ ������ ������1 { ������0 = ������ ������ ������ ∙ ������ ������ ������ ∙ ������ ������ ������ ∙ ������ ������ ������
第三次实验报告
第三次实验要求学生完成如下任务： 1 位全加器设计，包括： 1） 完成 1 位全加器的设计，用逻辑门实现，完成输入输出真值表验证 2） 完成 1 位全加器的设计，用中规模逻辑器件（74138）实现，完成输入输出真值表 验证
四位全加器设计
一． 设计原理。
1.全加器与脉冲信号发生器电路图U1、U2 和 U3A 组成一位全加器， 个加数”由 U1A 的 1、2 “2 脚输入， “进位”有 U8A 的 5 脚输入， “全加和”由 U2C 的 8 脚输出到 D 触发器 U4A 的数据输出端 D，进位输出到 U8A 的 数据输入端。
和 U3C 组成的基本 RS 触发器和单刀双掷无 U3B 锁按键 KP 一起组成脉冲发生器，每按一次 KP 在 U3C 的管脚 8 形成的一个正位脉冲给所有 D 触发器提供 CP 脉冲 2 累加器 A 电路图由双 D 触发器 U4 和 U5 组成的“移位寄存器 A”保存累加器 的一个加数 3.累加器 B 电路图由双 D 触发器 U6 和 U7 组成的“移位寄存器 B”保存累加器 的另一个加数，D 触发器 U8A 保存进位位 C4.累加器电路图按下 KR 键可使所有 D 触发器复位为全 0，复位后可通过KA3-KA0 键分别设置加数 A 的各个位，通过 KB3-KB0 键分别 设置另一个加数 B 的各个位， 通过 KC 设置来自低位的进位 C。
按 KP 键 4 次产生 4 各 CP 脉冲完成累加， 结果在寄存器 A 中， 向高位的进位在 C 中，寄存器 B 全为 0.二、制作调试过程 1、 步骤 （1） 打印： 3 个电路图分别打印在 3 张要求大小的硫酸 将 纸上 （2） 裁板：裁切 3 张比电路图大小大一点的铜板 （3） 压图： 用过热机将电路图压在铜板上， 冷却后撕去硫 酸纸，检查电路是否完整 （4） 腐蚀：将铜板放在三氯化铁腐蚀液中腐蚀 （5） 钻孔：用钻孔机钻孔 （6） 焊接：用电烙铁将每个元器件焊接在正确的位置上 2、 准备工作 用万能表检查有没有短路、断路情况。
三、 测试。
(1) 全加器与脉冲信号发生器的测试 A0,B0，C 接逻辑开关，VCC 接电源，GND 解地，S,CO，CP 分 别接发光二极管。
全加器的设计实验报告
全加器的设计实验报告《全加器的设计实验报告》摘要：本实验旨在设计并实现一个全加器电路，用于对两个二进制数进行加法运算。
通过实验，我们成功地设计了一个全加器电路，并进行了验证和测试。
实验结果表明，该全加器能够正确地对两个二进制数进行加法运算，并输出正确的结果。
引言：全加器是数字电路中常用的逻辑电路之一，用于对两个二进制数进行加法运算。
它由两个半加器和一个或门组成，能够实现对两个二进制数的加法运算，并输出相应的结果。
在本次实验中，我们将设计并实现一个全加器电路，并对其进行验证和测试。
设计与实现：首先，我们根据全加器的逻辑功能和真值表，设计了相应的电路图。
然后，我们选择适当的逻辑门和触发器进行电路的实现。
在实验中，我们采用了集成电路来实现全加器电路，并通过连接适当的引脚，将其组成一个完整的电路。
最后，我们对电路进行了验证和测试，确保其能够正确地进行加法运算。
实验结果：经过验证和测试，我们成功地实现了一个全加器电路，并对其进行了测试。
实验结果表明，该全加器能够正确地对两个二进制数进行加法运算，并输出正确的结果。
在不同的输入条件下，我们都得到了正确的输出结果，证明了该全加器的正确性和可靠性。
结论：通过本次实验，我们成功地设计并实现了一个全加器电路，并对其进行了验证和测试。
实验结果表明，该全加器能够正确地对两个二进制数进行加法运算，并输出正确的结果。
这为我们进一步深入理解数字电路和逻辑电路提供了重要的实践基础。
同时，我们也发现了一些问题和改进的空间，为今后的研究和实践提供了有益的启示。
希望通过本次实验，能够对数字电路的设计与实现有更深入的理解。
全加器的设计实验报告
一、实验目的1. 掌握全加器的基本原理和设计方法。
2. 熟悉Quartus II软件的使用，包括原理图输入、编译、仿真和编程下载等操作。
3. 培养动手实践能力和团队合作精神。
二、实验原理全加器是一种能够处理两个二进制数相加，并考虑来自低位进位信号的组合逻辑电路。
一个n位全加器可以由n个1位全加器级联而成。
本实验设计一个1位全加器，其原理如下：1. 半加器：半加器是全加器的基础，它只考虑两个一位二进制数的相加，不考虑来自低位进位数的运算电路。
半加器的输出包括一个和位S和一个进位位C。
2. 全加器：全加器由两个半加器和一个或门组成。
当输入两个一位二进制数A和B以及一个来自低位的进位信号Cin时，全加器的输出包括一个和位S和一个进位位Cout。
全加器的逻辑表达式如下：S = A ⊕ B ⊕ CinCout = (A ∧ B) ∨ (B ∧ Cin) ∨ (A ∧ Cin)三、实验内容和步骤1. 创建工程：在Quartus II中创建一个新工程，命名为“全加器设计”。
2. 设计原理图：在原理图编辑窗口中，从元件库中分别选取两个半加器（HAdder）和一个或门（Or），并按照全加器的逻辑表达式连接起来。
3. 编译工程：完成原理图设计后，进行编译操作。
Quartus II将对原理图进行综合、实现和编程下载等步骤。
4. 仿真：在仿真环境中，通过输入不同的A、B和Cin值，观察全加器的输出S和Cout是否符合预期。
5. 下载编程：将编译好的程序下载到FPGA开发板上，通过硬件测试验证全加器的功能。
四、实验结果与分析1. 仿真结果：在仿真环境中，我们分别输入以下值进行测试：A B Cin0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1仿真结果显示，全加器的输出S和Cout与预期逻辑表达式相符。
2. 硬件测试结果：将编译好的程序下载到FPGA开发板上，通过硬件测试验证全加器的功能。
测试结果与仿真结果一致，说明全加器设计正确。
EDA实验一 1位全加器和四位全加器的设计
实验一1位全加器和四位全加器的设计一、实验目的1、掌握Quartus Ⅱ6.0软件使用流程。
2、初步掌握VHDL的编程方法。
3、掌握图形层次设计方法；4、掌握全加器原理，能进行多位加法器的设计。
二、实验原理（一位全加器的逻辑表达式为：sum=a^b^Cl;Ch= a&b|(a^b)&Cl.（2）四位加法器加法器是数字系统中的基本逻辑器件。
多位加法器的构成有两种方式：并行进位和串行进位方式。
并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。
通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。
三、实验连线（1）一位全加器1、将EP2C5适配板左下角的JTAG用十芯排线和万用下载区左下角的SOPC JTAG 口连接起来，万用下载区右下角的电源开关拨到SOPC下载的一边2、将JPLED1短路帽右插，JPLED的短路帽全部上插。
3、请将JP103的短路帽全部插上，，打开实验箱电源。
( 2 ) 四位加法器1、将EP2C5适配板左下角的JTAG用十芯排线和万用下载区左下角的SOPC JTAG 口连接起来，万用下载区右下角的电源开关拨到SOPC下载的一边2、JPLED1短路帽右插，JPLED的短路帽全部上插。
3、请将JP103的短路帽全部插上，，打开实验箱电源。
四、实验代码LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY fulladder ISPORT(A,B,C1 :IN STD_LOGIC;CH,SUM : OUT STD_LOGIC);END ENTITY fulladder;ARCHITECTURE ADO OF fulladder isSIGNAL AB :STD_LOGIC;BEGINSUM<=A XOR B XOR C1;AB<=A XOR B;CH<=(A AND B) OR (AB AND C1);END ARCHITECTURE ADO;一位全加器波形如下：图4-1四位加法器波形如下：图4-2五、实验仿真过程SW1,SW2,SW3对应a,b,Cl;D101,D102分别对应sum和Ch，当结果为0时彩色LED灯熄灭，当结果为1时彩灯点亮，改变SW1,SW2,SW3的输入状态，观察实验结果。
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实验课程名称：EDA技术与应用
实验项目名称4位全加器实验实验成绩
实验者专业班级组别
同组者 / 实验日期
一、实验目的
1、加深理解全加器的工作原理及电路组成，加深对EDA技术的掌握。
2、熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个四位全加器的设计把握原理图输入方式设计的详细流程。
二、实验内容
用原理图输入法设计4位全加器。
三、实验仪器
Quartus II软件
四、实验原理
一个4位全加器可以由4个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。
1、半加器描述
根据半加器真值表可以画出半加器的电路图。
a b so Co
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1
表1 半加器h_adder真值表
图1 半加器h_adder电路图
2、一位全加器描述
一位全加器可以由两个半加器和一个或门连接而成，因而可以根据半加器的电路原理图或真值表写出1位全加器的VHDL描述，1位全加器电路图如图所示：
图2 一位全加器电路图
3、4位全加器设计描述
4位全加器可以看做四个1位全加器级联而成，首先采用基本逻辑门设计一位全加器，而后通过多个1位全加器级联实现4位全加器。
其中，其中cin 表示输入进位位，cout 表示输出进位位，输入A 和B 分别表示加数和被加数。
S 为输出和，其功能可用布尔代数式表示为：
S A B Ci =++
i
i i i o ABC ABC ABC ABC C +++=
首先根据一位全加器的布尔代数式应用基本逻辑门设计一位全加器，而后仿真验证一位全加器设计，准确无误后生成元件，供4位全加器设计用。
将4个1位全加器级联构成四位全加器。
五、实验步骤
1、为本项工程设计建立文件夹 ：文件夹取名为adder ，路径为d:\adder 。
2、建立原理图文件工程和仿真 原理图编辑输入流程如下：
1） 打开原理图编辑窗。
打开Quartus Ⅱ，选菜单File →new ，选择原理图文件编
辑输入项Block Diagram/Schematic File ，按OK 键。
2） 建立一个初始化原理图。
在编辑窗口点击右键，在弹出菜单中选择输入元件项
Insert →Symbol,将元件调入原理图编辑窗口中
3） 原理图文件存盘。
选择菜单File →Save As,将此原理图存于刚才建立的目录
d:\adder 中，取名为h_adder.bdf 。
4） 建立原理图文件为顶层设计工程。
然后将此文件h_adder.bdf 设定为工程。
5） 绘制半加器原理图。
将元件放入原理图编辑窗口，按图1接好电路。
6）仿真测试半加器。
全程编译后，打开波形编辑器。
选择File→new命令，在New 窗口中选择Vector Waveform File选项。
设置仿真时间区域，编辑输入波形，
仿真器参数设置，启动仿真器，观察仿真结果。
3、将设计项目（一位半加器）设置成可调用的元件
为了构成全加器的顶层设计，必须将以上设计的半加器h_adder.bdf设置成课调用的底层元件。
在半加器原理图文件处于打开的情况下，选择菜单File→Create/Update→Create Symbol Files for Current File，即可将当前电路图变成一个元件符号存盘，以便在高层次设计中调用。
图3 半加器例化图
4、设计全加器顶层文件
为了建立全加器顶层文件，必须再打开一个原理图编辑窗口，方法同前。
1)选择菜单File→new→Block Diagram/Schematic File，将其设置成新的工程，
命名为f_adder.bdf。
2)在打开的原理图编辑窗口中，双击鼠标，选择Project下先前生成的元件
h_adder和若干元器件，按图2连接好一位全加器电路图。
3)仿真测试全加器。
全程编译后，打开波形编辑器。
选择File→new命令，在New
窗口中选择Vector Waveform File选项。
设置仿真时间区域，编辑输入波形，
仿真器参数设置，启动仿真器，观察仿真结果。
5、将设计项目（一位全加器）设置成可调用的元件
为了构成4位全加器的顶层设计，必须将以上设计的全加器f_adder.bdf设置成课调用的底层元件。
在全加器原理图文件处于打开的情况下，选择菜单File→Create/Update→Create Symbol Files for Current File，即可将当前电路图变成一个元件符号存盘，以便在高层次设计中调用。
图4 一位全加器例化图 6、四位全加器设计
四位全加器原理图如图5所示：
图5 四位全加器电路图
六、实验结果与分析
1、半加器仿真波形如图6所示：
图6 半加器仿真波形
分析可得，通过二输入与门，非门，或门，输出的so为两者之和，cout为进位，仿真结果与半加器真值表表1相同，半加器设计成功。
2、一位全加器的仿真波形
图7 一位全加器的仿真波形图
仿真结果如图，1位全加器设计成功。
3、四位全加器仿真波形
四位全加器仿真波形如图所示：
图8 四位全加器仿真波形
从波形可以得出，输入输出满足表达式S=A+B+CI，S>15时进位位置‘1’，设计电路功能达到设计要求，4位全加器设计成功，完成了设计要求。