计算机组成原理题库

综合题

1. 设存储器容量为32字，分为M0-M3四个模块，每个模块存储8个字，地址分配方案分别如下图中图（a）和图（b）所示。

（1）（a）和（b）分别采用什么方式进行存储器地址编址？

（2）设存储周期T=200ns，数据总线宽度为64位，总线传送周期τ=50ns。问(a)和（b）两种方式下所对应的存储器带宽分别是多少(以Mb/s为单位)？

2．假设某机器有80条指令，平均每条指令由4条微指令组成，其中有一条取指微指令是所有指令公用的，已知微指令长度为32位，请估算控制存储器的容量是多少字节？

3.

（1）用16K×8位的SRAM芯片形成一个32K×16位的RAM区域，共需SRAM芯片多少片？

（2）设CPU地址总线为A15～A0，数据总线为D15～D0，控制信号为R/W（读/写）、MREQ（允许访存）。SRAM芯片的控制信号有CS和WE。要求这32K×16位RAM 区域的起始地址为8000H，请画出RAM与CPU的连接逻辑框图。

*4 CPU执行一段程序时，Cache完成存取的次数为3800次，主存完成存取的次数为200次，已知Cache存取周期为50ns，主存为250ns，

求（1）Cache命中率。（2）平均访问时间（3）Cache/主存系统的效率。

5．已知某机采用微程序控制方式，其控制存储器容量为512*48（位）。微程序可在整个存储器中实现转移，可控制微程序转移的条件共4个，微指令采用水平型格式，后继微指令地址采用断定方式，如下图所示。

（1）微指令中的三个字段分别应为多少位？

（2）画出围绕这种微指令格式的微程序控制器逻辑框图。

6．用2M×8位的SRAM芯片，设计4M×16位的SRAM存储器，试画出存储器芯片连接图。

*7．某计算机系统的内存储器由cache和主存构成，cache的存储周期为30ns，主存的存取周期为150ns。已知在一段给定的时间内，CPU共访问内存5000次，其中400次访问主存。问：

① cache的命中率是多少？

② CPU访问内存的平均时间是多少纳秒？

③ cache-主存系统的效率是多少？

8．用512K*16位的Flash存储器芯片组成一个1M*32位的半导体只读存储器，试问：

（1）数据寄存器多少位？

（2）地址寄存器多少位？

（3）共需要多少个这样的存储器件？

（4）画出此存储器的组成框图。

9．下图所示的处理机逻辑框图中，有两条独立的总线和两个独立的存储器。已知指令存储器IM最大容量是16384字（字长18位），数据存储器DM最大容量是65536字（字长16位）。各寄存器均有“打入”（Rin）和“送出”（Rout）控制命令，但图中未标注出。

请指出下列各寄存器的位数：

程序计数器PC，指令寄存器IR，累加器AC0和AC1，通用寄存器R0-R3，指令存储器地址寄存器IAR，指令存储器数据寄存器IDR，数据存储器地址寄存器DAR，数据存储器数据寄存器DDR。

10. 下图中图(a)为双总线结构机器的数据通路，IR为指令寄存器，PC为程序计数器（具有自增功能），M为主存（受R/W#信号控制），AR为地址寄存器，DR为数据缓冲寄存器，ALU由加、减控制信号决定完成何种操作，控制信号G控制的是一个门电路。另外，线上标注有小圈表示有控制信号，例中y

i

表示y寄存器的输

入控制信号，R

1o 为寄存器R

1

的输出控制信号，未标字符的线为直通线，不受控制。

（1） “ADD R2,R0”指令完成(R

0)+(R

2

)→R

的功能操作，画出其指令周期流程

图，假设该指令的地址已放入PC中。并在流程图每一个CPU周期右边列出相应的微操作控制信号序列。

图（a）

（2） 为提高执行速度，对图（a）给出的数据通路图修改如图（b）所示，请画出与图（b）相对应的“ADD R2,R0”指令的指令周期流程图，并指出指令周期速度提高多少？

图（b）

若将（取指周期）缩短为一个CPU周期，请先画出修改数据通路，然后画出指令周期流程图。