【精品】第7章VHDL有限状态机设计

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COM:PROCESS (current_state, state_Inputs) --主控组合进程 接上页 BEGIN CASE current_state IS --确定当前状态的状态值 WHEN s0 => comb_outputs<= 5; --译码输出 IF state_inputs = “00” THEN --根据外部的状态控制，外部状态输入“00” next_state<=s0 ; -- 在下一时钟后，进程REG的状态维持为s0 ELSE next_state<=s1; --否则，在下一时钟后，进程REG的状态将为s1 END IF; WHEN s1 => comb_outputs<= 8; IF state_inputs = "00" THEN next_state<=s1; ELSE next_state<=s2; END IF; 进程间一般是并行运行的， WHEN s2 => comb_outputs<= 12; IF state_inputs = "11" THEN next_state <= s0; 但由于敏感信号的设置不同 ELSE next_state <= s3; 以及电路的延迟，在时序上 END IF; 进程间的动作是有先后的。 WHEN s3 => comb_outputs <= 14; IF state_inputs = "11" THEN next_state <= s3; ELSE next_state <= s0; END IF; END case; END PROCESS; --由信号next_state将下一状态值带出此进程，进入进程REG END behv;
两进程 形式1 描述方式 形式2 形式3 单进程描述方式
两进程描述的第三种和单进程描述方式最为常用，因 为将组合逻辑和时序逻辑清楚区分，故综合效果较好
AD采样控制器-AD574启动时序
/CS
RC
STATUS 20us D[11..0]
D[11..0]
Z
AD采样控制器-ADC0809设计
输入选通端口地址锁存信号
比较： 传统的设计方法是首先绘制出控制器的状态图，并由此 列出状态表，再合并消除状态表中的等价状态项。在完成状 态寄存器的分配之后，根据状态表求出次态及输出方程，最 后画出设计原理图。采用这种方法设计复杂状态机将会十分 繁杂。
利用VHDL设计状态机，不需要进行繁琐的状态分配、绘 制状态表和化简次态方程。设计者不必使用卡诺图进行逻辑 化简，不必画电路原理图，也不必搭试硬件电路进行逻辑功 能的测试，所有这些工作都可以通过EDA工具自动完成。
--REG --COM --COM
clk=3 next_state= s1 current_state --REG --COM state_inputs = “ 10” next_state= s2 --COM clk=4 next_state= s2 current_state --REG current_state =s2comb_outputs=12 --COM state_inputs = “10” next_state= s3 --COM
或其它编码状态机
有限状态机的结构： 说明部分、主控时序进程、主控组合进程、辅助进程
1.说明部分
*说明部分在architecture与begin之间;
* 定义枚举型数据类型: 用于描述状态
*状态变量定义为信号:便于信息传输,状态变量数 据类型定义为含有既定状态元素的新定义的数 据类型
ARCHITECTURE ...IS TYPE FSM_ST IS (s0，s1，s2，s3); SIGNAL current_state, next_state: FSM_ST; ... begin
7.1 VHDL状态机的一般形式
7.1.1 为什么要使用状态机
（1）高效的顺序控制模型。 （2）容易利用现成的EDA优化工具。 （3）性能稳定。 （4）设计实现效率高。 （5）高速性能。
（6）高可靠性能。
7.1.2 一般有限状态机的设计
有限状态机分类：
从信号的输入与输出方式分：Mealy型和Moore型有限状态机 从结构分：单进程状态机和多进程状态机 从状态表达方式分：有符号状态机和确定编码状态机 从编码方式分：顺序编码状态机、一位热码编码状态机
注意:状态变量的状态判断必须用CASE语句,不能用IF语句
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图7-2 例7-1状态机的工作时序图
clk=2 reset='1' next_state= s0 current_state =s0comb_outputs= 5 state_inputs = “ 01” next_state= s1 current_state =s1comb_outputs= 8
转换启动控制信号 状态转换信号
输出控制信号
图7-3 ADC0809工作时序
进程 ： 状态机由两个主控进程构成，其中进程REG为主控时序进程 ，COM为主控组合进程。辅助进程LATCH
图7-5 采样状态机结构框图
【例 7-2】描述的状态机由 辅助进程 LATCH 和 两个主控进程构成，其中进程 REG为主控时序进程，COM为主控组合进程。 LIBRARY IEEE; LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY ADCINT IS PORT (D : IN STD_LOGIC_VECTOR(7 DOWNTO 0); CLK ,EOC : IN STD_LOGIC; ALE, START, OE, ADDA,LOCK0 : OUT STD_LOGIC; Q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END ADCINT; ARCHITECTURE behav OF ADCINT IS TYPE states IS (st0, st1, st2, st3,st4) ; --定义各状态子类型 SIGNAL current_state, next_state: states :=st0 ; SIGNAL REGL : STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL LOCK : STD_LOGIC; -- 转换后数据输出锁存时钟信号 BEGIN ADDA <='1';--当ADDA<='0'，模拟信号进入0809通道0；当ADDA<='1'，则进入通道1 Q <= REGL; LOCK0 <= LOCK ;
EDA技术实用教程
第7章
VHDL有限状态机设计
第7章 有限状态机设计
教学内容：
7.1 7.2 7.3 7.4 7.5 7.6 7.7 VHDL状态机的一般形式 Moore型有限状态机的设计 Mealy型有限状态机的设计 状态机图形编辑设计方法 状态编码 安全状态机设计 硬件数字技术排除毛刺
教学要求：
FSM: PROCESS REG next_state s_m achine PROCESS COM com b_outputs
current_state
clk reset state_inputs
图7-1 一般状态机结构框图工作示意图
3. 主控组合进程
主控组合进程的任务是根据外部输入的控制信号（包 括来自状态机外部的信号和来自状态机内部其它非主控 的组合或时序进程的信号），或（和）当前状态的状态 值确定下一状态（next_state）的取向，即next_state 的取值内容，以及确定对外输出或对内部其它组合或时 序进程输出控制信号的内容。-译码过程
应用VHDL设计状态机的具体步骤如下：
（1）根据系统要求确定状态数量、状态转移的条件和各 状态输出信号的赋值，并画出状态转移图（状态机图）； （2）按照状态转移图编写状态机的VHDL设计程序；所 有的状态均可表达为CASE_WHEN结构中的一条CASE语句, 而状态的转移则通过IF_THEN_ELSE语句实现。 （3）利用EDA工具对状态机的功能进行仿真验证。
2. 主控时序进程
——负责状态机运转和在时钟驱动下负责状态转换的进程 作为状态机的“驱动泵”。 功能1：状态机随外部时钟信号以同步方式工作，当时钟的有 效跳变到来时，时序进程将代表次态的信号next_state中的内容 送入现态信号current_state中，而next_state中的内容完全由其 他进程根据实际情况而定。 功能2：此进程中包括一些清零或置位的控制信号。
S0 0/0 0/0 S1 0/1 1/0 S2 1/1 R 1/0
有限状态机 FSM-Finite State Machine
有限状态机是由寄存器组和组合逻辑构成的硬件时序电 路，其状态（即由寄存器组的1和0的组合状态所构成的有 限个状态）只可能在同一时钟跳变沿的情况下才能从一个 状态转向另一个状态，究竟转向哪一状态还是留在原状态 不但取决于各个输入值，还取决于当前所在状态。[这里指 的是米里(Mealy)型有限状态机，而摩尔(Moore)型有限状 态机究竟转向哪一状态只决于当前状态。] 对应: Mealy(输出不但取决于各个输入值，还取决于当前所在状态) ->时序逻辑电路(不仅与输入有关还和当前状态有关) Moore(输出只取决于当前状态) ->组合逻辑电路(只与输入有关)
进程描述方式：
描述方式 进程描述功能
三进程描述方式
进程1：描述次态逻辑 进程2：描述状态寄存器 进程3：描述输出逻辑
进程1：描述次态逻辑、状态寄存器 进程2：描述输出逻辑 进程1：描述状态寄存器、输出逻辑 进程2：描述次态逻辑 进程1：描述次态逻辑、输出逻辑 进程2：描述状态寄存器 进程1：描述次态逻辑、状态寄存器和描述输出逻辑