高速串行总线RapidIO与PCI Express协议分析比较
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Ｒａｐｉｄ ＩＯ的流量控制机制可以很好地满足嵌入式 系统应用，它针对不同的应用提供了三种规则，同时注 重提高效率和降低复杂度。而ＰＣＩ Ｅｘｐｒｅｓｓ采用机制 相对简单且软件透明的流控机制，降低实现和应用的 技术门槛，可以应用于一些简单的嵌入式系统中。 ３．２服务质量
Ｒａｐｉｄ ＩＯ的服务质量通过逻辑层的事务请求流和 物理层的优先级机制配合实现。一个事务请求流是一 个资源节点和目的节点问的操作队列，两个终端节点 间可以有多个流。维护事务不属于流的部分，但在通 过交换结构时维护事务不能越过比它优先级高或者相 同的事务。响应也不是流的一部分。且响应之间没有 次序。Ｒａｐｉｄ ＩＯ允许在两个终端间的流划分优先级， 即高优先级的事务可以越过低优先级的事务，但两端 点间的流是无序的。ＰＣＩ Ｅｘｐｒｅｓｓ的服务质量是通过流 量类别（ＴＣ）和虚拟通道（ＶＣ）实现的。ＴＣ不同的数 据包能以不同的优先级通过交换结构，从而使性能不 同。ＴＣ是在数据包内发送一个ＴＬＰ头字段，在点对点 通过路由设备时并未改变。本地应用程序或系统软件 应根据性能要求确定某个数据包应使用什么ＴＣ标 志。ＶＣ是物理缓冲区，它通过使用发送和接收器虚拟 信道缓冲区，提供一种在物理链路上支持多个独立逻 辑数据流的手段。 ３．３错误管理
第４０卷第３期 ２０１０年５月
航空计算技术 Ａｅｒｏｎａｕｔｉｃａｌ Ｃｏｍｐｕｔｉｎｇ Ｔｅｃｈｎｉｑｕｅ
Ｖ０１．４０ Ｎｏ．３ Ｍａｙ．２０１０
高速串行总线ＲａｐｉｄｌＯ与ＰＣＩ Ｅｘｐｒｅｓｓ协议分析比较
梁小虎，王 乐，张亚棣 （中国航空计算技术研究所，陕西西安７１００６８）
摘要：随着新一代嵌入式系统对数据传输能力要求的提高，高速串行总线有着越来越广泛的应
图４ ＰＣＩ Ｅｘｐｒｅｓｓ互连结构
ＲａｐｉｄｌＯ串行总线灵活的拓扑结构和多样的处理 部件，适应了嵌入式系统处理单元多样性的要求；它允 许存在冗余的主机和交换机，提高了系统的健壮性。 而从ＰＣＩ Ｅｘｐｒｅｓｓ串行总线的拓扑结构来看，可视为由 逻辑ＰＣＩ．ＰＣＩ桥实现的ＰＣＩ总线点到点版本，它与 ＰＣＩ总线高度兼容，实现简单，成本低廉，但它在高性 能嵌入式系统开发者所需要的多样性、健壮性上有所 欠缺。
式链接控制包的有无、前端ＣＲＣ的有无等等。从基本 性能上来看，这两种总线都可以应用与嵌入式系统的 设计，但其各有侧重，各有特点。
收稿日期：２００９．０９。１１
作者简介：梁小虎（１９８２一），男，陕西神木人，硕士研究生，研究方向为分布式计算机系统。
万方数据
航空计算技术
第加卷 第３期
２规范体系比较 ２．１网络分层模型
ＰＣＩ Ｅｘｐｒｅｓｓ可以看作是对外部设备互联ＰＣＩ总线的改 进，以取代ＰＣＩ以提供更高带宽的最新Ｉ／Ｏ界面。ＰＣＩ Ｅｘｐｒｅｓｓ关注向后兼容性，其重要的特点是完全兼容 ＰＣＩ，能够在不改动驱动程序和ＢＩＯＳ的情况下复用现 有的设计和芯片。
二者都是在嵌入式系统设计中普遍应用的高速串 行总线标准。因此，对二者进行详细的分析比较，充分 理解和掌握其各自的优缺点，能够为我们在嵌入式系 统设计中的高速串行总线的选择提供参考，也能够为 高速串行总线的设计提供基础。
２０１０年５月
粱小虎等：高速串行总线ＲａｐｉｄＩＯ与ＰＣＩ Ｅｘｐｒｅｓｓ协议分析比较
·１２９·
Βιβλιοθήκη Baidu
器件，主器件可以是处理器、ＤＳＰ、全局共享内存等。 在系统启动时，主器件通过枚举的方式，负责整个系统 的发现和初始化。系统中的多个端点器件做主器件可 相互作为冗余备份，当上电时两个主器件开始枚举，当 相互发现对方时优先级高的主机继续承担枚举任务。 而优先级低的主机停止枚举，当枚举到系统的其他部 件时，系统枚举结束。
用，ＲａｐｉｄｌＯ和ＰＣＩ Ｅｘｐｒｅｓｓ（亦称ＰＣＩｅ）是常见的选择。通过对这两种协议在整体工作机制及英特
点、分层模型、拓扑结构、服务质量等方面的分析比较，为嵌入式系统设计中高速串行总线的选择提
供参考。
关键词：高速串行总线；ＲａｐｉｄｌＯ；ＰＣＩ．Ｅ；服务质量；错误管理
中图分类号：ＴＰ３３６
文献标识码：Ａ
在物理层定义中，ＲａｐｉｄＩＯ串行物理层电器接口使 用差分电流量控制基于８０２．３ＸＡＵＩ规范的驱动器，而 ＰＣＩ Ｅｘｐｒｅｓｓ协议的电器接口采用高速的低压差分信 号（ＬＶＤＳ）的驱动器和接收器；ＲａｐｉｄｌＯ协议在每个方 向上支持一个差分对，称为１通道，或支持四个并列的 串行差分对，称为４通道。ＰＣＩ Ｅｘｐｒｅｓｓ链接可以配置 为ｘ１，）【２，ｘ４，Ｘ８，Ｘ１２，Ｘ１６和Ｘ３２信道宽度，通过增 加收发数据信号对而形成多个信道；ＲａｐｉｄＩＯ协议支持 每通道１．２５ Ｇ，２．５ Ｇ和３．１２５ Ｇ波特率，数据速率分 别为１．０ Ｇｂｐｓ，２．０ Ｇｂｐｓ和２．５ Ｇｂｐｓ。ＰＣＩ Ｅｘｐｒｅｓｓ在 初始的信号频率条件下，可以达到技术标准规定的 ２．５ Ｇｂｐｓ，随着芯片技术的进步，这一速度可以达到１０ Ｇｂｐｓ。都采用８Ｂ／１０Ｂ编码方案将发送时钟嵌入到数 据中。
ＲａｐｉｄｌＯ支持多种系统拓扑结构来保证其系统灵 活性、性能和可靠性。根据应用需求的不同，可以采用 点对点、星形、双星形、链式拓扑结构，最常用的为基于 交换的星形拓扑结构，如图３。ＲａｐｉｄＩＯ星形连接的拓
图３ Ｒａｐｉｄ ＩＯ互连结构
扑结构中，由端点器件和交换器件组成，端点器件发送 和接收数据包，交换器件连接多个端点器件，将数据包 从输入端口接收后经路由选择后发送到目的端口。系 统中会指定一个或者多个端点器件作为交换网络的主
３深层协议比较
万方数据
３．１流控方式 Ｒａｐｉｄ ＩＯ链路层定义了三个流控制规则：接收器
将有效缓冲区通过控制符号报告给发送器的信任规 则；接收器在没有有效缓冲区时的重试规则；接收器发 送请求插入空闲的抑制规则。ＰＣＩ Ｅｘｐｒｅｓｓ的流控机制 是只有在接受设备有虚拟信道缓冲区空间接受数据包 时，才通过链路发送。流控制是硬件自动管理的，对于 软件透明。接受设备会定期发送一种流控制数据包给 发送设备，该数据包中含有流控制信用信息，来更新发 送器关于接受器虚拟信道缓冲区还有多少可用空间的 信息。
ＲａｐｉｄｌＯ技术最初是Ｍｅｒｃｕｒｙ Ｃｏｍｐｕｔｉｎｇ公司为下 一代高速嵌入式处理的前端总线开发的专用结构，目 前由ＲａｐｉｄｌＯ行业协会监管。ＲａｐｉｄｌＯ针对嵌入式系 统设备的应用设计，被定义为嵌入式系统芯片到芯片、
板到板、机架到机架的高性能互连技术。 ＰＣＩ Ｅｘｐｒｅｓｓ（亦称ＰＣＩｅ）是由Ｉｎｔｅｌ公司所开发。
在中间层定义中，ＲａｐｉｄｌＯ协议定义为传输层。 ＲａｐｉｄｌＯ支持８ ｂｉｔ或１６ ｂｉｔ器件ＩＤ，因此一个ＲａｐｉｄＩＯ 网络最多可容纳２５６或６５ ５３６个终端器件。ＲａｐｉｄＩＯ 支持广播或组播，每个终端器件除了独有的器件ＩＤ 外，还可配置广播或组播ＩＤ。ＰＣＩ Ｅｘｐｒｅｓｓ协议定义为 数据链路层，其功能设置基本对应与ＲａｐｉｄｌＯ协议物
ＲａｐｉｄＩＯ协议采用３层分级体系结构，即物理层、 传输层、逻辑层。其结构图如图１所示。
逻辑层 规范
传榆层 规范
物理层 规范
图１ ＲａｐｉｄＩＯ网络分层
ＰＣＩ Ｅｘｐｒｅｓｓ协议也定义为三层体系结构，分别为 物理层、数据链路层、处理层。其结构图如图２所示。
事务层
…Ｅ！窭翌匹 数据链路层
图２ ＰＣＩ Ｅｘｐｒｅｓｓ总线层次体系结构
·１３０·
航空计算技术
第４０卷 第３期
器可以借此检查链路层错误。如果接受器查出错误， 会通知发送器数据包有错，发送器自动重发该包以纠 正错误。
针对嵌入式的目标应用，Ｒａｐｉｄ ＩＯ明确定义了链 路间直接确认，具有很强的错误监测与恢复能力。而 ＰＣＩ Ｅｘｐｒｅｓｓ对于错误发现的关注要多于对错误的恢 复，对于传输数据有效性有要求的系统，它需要回读数 据，效率较低。在一些对错误修正要求不严格的嵌入 式系统中可以应用，以达到降低成本和设计复杂度的 要求。
万方数据
理层中的流量控制和错误管理。 在最高层定义中，ＲａｐｉｄＩＯ协议定义为逻辑层，定
义了全部协议和包的格式，为端点器件发起和完成事 务提供必要的信息。ＲａｐｉｄＩＯ包由包头、可选的载荷数 据和１６ ｂｉｔ ＣＲＣ校验组成。逻辑层目前支持２种标 准：直接ＩＯ／ＤＭＡ、消息传递。ＰＣＩ Ｅｘｐｒｅｓｓ协议定义为 处理层，处理层主要负责生成出站ＴＬＰ（出处理层数据 包）和接收站ｒＩＩＬＰ流量。支持用于非报告事物的分离 事物协议，实现虚拟通道的管理和支持服务质量 （ＱｏＳ）。两种高速串行总线都采用了包交换技术，但 是ＲａｐｉｄｔＯ采用的是小包传输，数据包最大有效载荷 长度为２５６ Ｂｙｔｅ，并且支持多种打包方式，可以有效提 高打包效率，这就可以充分满足嵌入式系统对实时性 的要求，而ＰＣＩ Ｅｘｐｒｅｓｓ协议数据包最大有效载荷长度 为４ ０９６ Ｂｙｔｅ，这个特性可以应用与包含高速图形卡、高 速以太网等要求的嵌入式系统的大数据传输的连接。
Ｒａｐｉｄ ＩＯ支持丰富的维护和错误管理的功能集， 允许初始化系统发现、配置、监测和恢复。其机制是： 如果一个包不在确认队列或者检测到错误的ＣＲＣ，将 会发出控制符号来同步发送和接受双方并重新发送信 息包；当一个包丢失时，看门狗电路将报错并进入自动 恢复状态机尝试重新同步和重发。如果一次传输多次 传输失败，Ｒａｐｉｄ ＩＯ硬件将会产生中断消息给系统管 理器，并请求更高级的软件错误恢复机制。ＰＣＩ Ｅｘ— ｐｒｅｓｓ的错误管理机制是：在每个发送的数据包中嵌入 ＣＲＣ校验字段，以支持链路层的错误检查协议，接受
ＰＣＩ Ｅｘｐｒｅｓｓ串行总线的拓扑结构主要为树形结 构，系统中的主要组件包括一个根联合体，若干交换器 和端点设备。根联合体指的是连接ＣＰＵ和存储子系 统及ＰＣＩ Ｅｘｐｒｅｓｓ结构的设备。它可能支持一个或者 多个ＰＣＩ Ｅｘｐｒｅｓｓ端口。交换器可以看做由两个或多 个逻辑ＰＣＩ．ＰＣＩ桥组成，每个桥与一个交换器端口相 连。交换器以类似ＰＣＩ．ＰＣＩ桥的方式，利用基于存储 器、ＩＯ或配置地址的路由方法转发数据包。端点设备 是不同于根节点和交换器的其他设备，这些设备是 ＰＣＩ Ｅｘｐｒｅｓｓ事物的请求者或完成者。在配置开始时， 根联合体通过交换器以枚举的方式对端点设备逐一进 行配置。
文章编号：１６７１—６５４Ｘ（２０１０）０３．０１２７．０４
引言 随着嵌入式系统的不断发展，对高性能的要求不
断强化，更先进的处理器架构和高速缓存的出现，使处 理器的性能得到很大提高，但是，处理器总线频率的增 长速度相对于处理器的发展相差很大。处理器速率的 增加虽然可以提升系统的数据处理速度，但是却无助 于提升处理器与其他芯片或部件的通讯速度，从而成 为嵌入式系统性能提高的新的瓶颈。在这种情况下， 高速串行总线成为解决问题、提高系统性能的选择。 而在高速串行总线中有代表意义的两种总线协议就是 ＲａｐｉｄｌＯ和ＰＣＩ Ｅｘｐｒｅｓｓ。
４结束语 通过对ＲａｐｉｄｌＯ串行总线和ＰＣＩ Ｅｘｐｒｅｓｓ串行总线
的比较，ＲａｐｉｄＩＯ串行总线的小包的传输效率更高、允 许更灵活的拓扑结构和多样的处理部件、更好的系统 健壮性、更高效率的流控机制、更多级的服务质量和更 强的错误管理机制，适用于高实时性、高可靠性的嵌入
从网络分层模型来看它们的分层结构都体现了可 扩展性，可以提供在任意层增加新的事物而无须更改 其他层规范的灵活性。这些都为嵌入式系统的升级和 性能的提高提供了基础。 ２．２系统互联组成
ＲａｐｉｄＩＯ和ＰＣＩ Ｅｘｐｒｅｓｓ都应用于系统内互联总 线。ＲａｐｉｄＩＯ串行总线可以应用于处理器总线、本地 Ｉ／Ｏ总线和背板总线，而ＰＣＩ Ｅｘｐｒｅｓｓ串行总线一般应 用于本地Ｉ／Ｏ总线。
１基本性能比较 下表是两种高速串行总线总体性能的比较。
ＲａｐｉｄｌＯ和ＰＣＩ Ｅｘｐｒｅｓｓ总体性能比较表
特征蓑篓袭蓥…用．熊蓉羹鏊詈 … 釜壕样＜１ ＫＢ熊蓉…旒ｇ眦ｒｏｇ
通过对两种高速串行总线基本性能的比较，我们 可以发现它们有很多共性，如高的传输速率、对软件依 赖低、可以应用于芯片到芯片和背板的互连等，但是它 们的不同之处也是显而易见的，如最大有效载荷、嵌入
Ｒａｐｉｄ ＩＯ的服务质量通过逻辑层的事务请求流和 物理层的优先级机制配合实现。一个事务请求流是一 个资源节点和目的节点问的操作队列，两个终端节点 间可以有多个流。维护事务不属于流的部分，但在通 过交换结构时维护事务不能越过比它优先级高或者相 同的事务。响应也不是流的一部分。且响应之间没有 次序。Ｒａｐｉｄ ＩＯ允许在两个终端间的流划分优先级， 即高优先级的事务可以越过低优先级的事务，但两端 点间的流是无序的。ＰＣＩ Ｅｘｐｒｅｓｓ的服务质量是通过流 量类别（ＴＣ）和虚拟通道（ＶＣ）实现的。ＴＣ不同的数 据包能以不同的优先级通过交换结构，从而使性能不 同。ＴＣ是在数据包内发送一个ＴＬＰ头字段，在点对点 通过路由设备时并未改变。本地应用程序或系统软件 应根据性能要求确定某个数据包应使用什么ＴＣ标 志。ＶＣ是物理缓冲区，它通过使用发送和接收器虚拟 信道缓冲区，提供一种在物理链路上支持多个独立逻 辑数据流的手段。 ３．３错误管理
第４０卷第３期 ２０１０年５月
航空计算技术 Ａｅｒｏｎａｕｔｉｃａｌ Ｃｏｍｐｕｔｉｎｇ Ｔｅｃｈｎｉｑｕｅ
Ｖ０１．４０ Ｎｏ．３ Ｍａｙ．２０１０
高速串行总线ＲａｐｉｄｌＯ与ＰＣＩ Ｅｘｐｒｅｓｓ协议分析比较
梁小虎，王 乐，张亚棣 （中国航空计算技术研究所，陕西西安７１００６８）
摘要：随着新一代嵌入式系统对数据传输能力要求的提高，高速串行总线有着越来越广泛的应
图４ ＰＣＩ Ｅｘｐｒｅｓｓ互连结构
ＲａｐｉｄｌＯ串行总线灵活的拓扑结构和多样的处理 部件，适应了嵌入式系统处理单元多样性的要求；它允 许存在冗余的主机和交换机，提高了系统的健壮性。 而从ＰＣＩ Ｅｘｐｒｅｓｓ串行总线的拓扑结构来看，可视为由 逻辑ＰＣＩ．ＰＣＩ桥实现的ＰＣＩ总线点到点版本，它与 ＰＣＩ总线高度兼容，实现简单，成本低廉，但它在高性 能嵌入式系统开发者所需要的多样性、健壮性上有所 欠缺。
式链接控制包的有无、前端ＣＲＣ的有无等等。从基本 性能上来看，这两种总线都可以应用与嵌入式系统的 设计，但其各有侧重，各有特点。
收稿日期：２００９．０９。１１
作者简介：梁小虎（１９８２一），男，陕西神木人，硕士研究生，研究方向为分布式计算机系统。
万方数据
航空计算技术
第加卷 第３期
２规范体系比较 ２．１网络分层模型
ＰＣＩ Ｅｘｐｒｅｓｓ可以看作是对外部设备互联ＰＣＩ总线的改 进，以取代ＰＣＩ以提供更高带宽的最新Ｉ／Ｏ界面。ＰＣＩ Ｅｘｐｒｅｓｓ关注向后兼容性，其重要的特点是完全兼容 ＰＣＩ，能够在不改动驱动程序和ＢＩＯＳ的情况下复用现 有的设计和芯片。
二者都是在嵌入式系统设计中普遍应用的高速串 行总线标准。因此，对二者进行详细的分析比较，充分 理解和掌握其各自的优缺点，能够为我们在嵌入式系 统设计中的高速串行总线的选择提供参考，也能够为 高速串行总线的设计提供基础。
２０１０年５月
粱小虎等：高速串行总线ＲａｐｉｄＩＯ与ＰＣＩ Ｅｘｐｒｅｓｓ协议分析比较
·１２９·
Βιβλιοθήκη Baidu
器件，主器件可以是处理器、ＤＳＰ、全局共享内存等。 在系统启动时，主器件通过枚举的方式，负责整个系统 的发现和初始化。系统中的多个端点器件做主器件可 相互作为冗余备份，当上电时两个主器件开始枚举，当 相互发现对方时优先级高的主机继续承担枚举任务。 而优先级低的主机停止枚举，当枚举到系统的其他部 件时，系统枚举结束。
用，ＲａｐｉｄｌＯ和ＰＣＩ Ｅｘｐｒｅｓｓ（亦称ＰＣＩｅ）是常见的选择。通过对这两种协议在整体工作机制及英特
点、分层模型、拓扑结构、服务质量等方面的分析比较，为嵌入式系统设计中高速串行总线的选择提
供参考。
关键词：高速串行总线；ＲａｐｉｄｌＯ；ＰＣＩ．Ｅ；服务质量；错误管理
中图分类号：ＴＰ３３６
文献标识码：Ａ
在物理层定义中，ＲａｐｉｄＩＯ串行物理层电器接口使 用差分电流量控制基于８０２．３ＸＡＵＩ规范的驱动器，而 ＰＣＩ Ｅｘｐｒｅｓｓ协议的电器接口采用高速的低压差分信 号（ＬＶＤＳ）的驱动器和接收器；ＲａｐｉｄｌＯ协议在每个方 向上支持一个差分对，称为１通道，或支持四个并列的 串行差分对，称为４通道。ＰＣＩ Ｅｘｐｒｅｓｓ链接可以配置 为ｘ１，）【２，ｘ４，Ｘ８，Ｘ１２，Ｘ１６和Ｘ３２信道宽度，通过增 加收发数据信号对而形成多个信道；ＲａｐｉｄＩＯ协议支持 每通道１．２５ Ｇ，２．５ Ｇ和３．１２５ Ｇ波特率，数据速率分 别为１．０ Ｇｂｐｓ，２．０ Ｇｂｐｓ和２．５ Ｇｂｐｓ。ＰＣＩ Ｅｘｐｒｅｓｓ在 初始的信号频率条件下，可以达到技术标准规定的 ２．５ Ｇｂｐｓ，随着芯片技术的进步，这一速度可以达到１０ Ｇｂｐｓ。都采用８Ｂ／１０Ｂ编码方案将发送时钟嵌入到数 据中。
ＲａｐｉｄｌＯ支持多种系统拓扑结构来保证其系统灵 活性、性能和可靠性。根据应用需求的不同，可以采用 点对点、星形、双星形、链式拓扑结构，最常用的为基于 交换的星形拓扑结构，如图３。ＲａｐｉｄＩＯ星形连接的拓
图３ Ｒａｐｉｄ ＩＯ互连结构
扑结构中，由端点器件和交换器件组成，端点器件发送 和接收数据包，交换器件连接多个端点器件，将数据包 从输入端口接收后经路由选择后发送到目的端口。系 统中会指定一个或者多个端点器件作为交换网络的主
３深层协议比较
万方数据
３．１流控方式 Ｒａｐｉｄ ＩＯ链路层定义了三个流控制规则：接收器
将有效缓冲区通过控制符号报告给发送器的信任规 则；接收器在没有有效缓冲区时的重试规则；接收器发 送请求插入空闲的抑制规则。ＰＣＩ Ｅｘｐｒｅｓｓ的流控机制 是只有在接受设备有虚拟信道缓冲区空间接受数据包 时，才通过链路发送。流控制是硬件自动管理的，对于 软件透明。接受设备会定期发送一种流控制数据包给 发送设备，该数据包中含有流控制信用信息，来更新发 送器关于接受器虚拟信道缓冲区还有多少可用空间的 信息。
ＲａｐｉｄｌＯ技术最初是Ｍｅｒｃｕｒｙ Ｃｏｍｐｕｔｉｎｇ公司为下 一代高速嵌入式处理的前端总线开发的专用结构，目 前由ＲａｐｉｄｌＯ行业协会监管。ＲａｐｉｄｌＯ针对嵌入式系 统设备的应用设计，被定义为嵌入式系统芯片到芯片、
板到板、机架到机架的高性能互连技术。 ＰＣＩ Ｅｘｐｒｅｓｓ（亦称ＰＣＩｅ）是由Ｉｎｔｅｌ公司所开发。
在中间层定义中，ＲａｐｉｄｌＯ协议定义为传输层。 ＲａｐｉｄｌＯ支持８ ｂｉｔ或１６ ｂｉｔ器件ＩＤ，因此一个ＲａｐｉｄＩＯ 网络最多可容纳２５６或６５ ５３６个终端器件。ＲａｐｉｄＩＯ 支持广播或组播，每个终端器件除了独有的器件ＩＤ 外，还可配置广播或组播ＩＤ。ＰＣＩ Ｅｘｐｒｅｓｓ协议定义为 数据链路层，其功能设置基本对应与ＲａｐｉｄｌＯ协议物
ＲａｐｉｄＩＯ协议采用３层分级体系结构，即物理层、 传输层、逻辑层。其结构图如图１所示。
逻辑层 规范
传榆层 规范
物理层 规范
图１ ＲａｐｉｄＩＯ网络分层
ＰＣＩ Ｅｘｐｒｅｓｓ协议也定义为三层体系结构，分别为 物理层、数据链路层、处理层。其结构图如图２所示。
事务层
…Ｅ！窭翌匹 数据链路层
图２ ＰＣＩ Ｅｘｐｒｅｓｓ总线层次体系结构
·１３０·
航空计算技术
第４０卷 第３期
器可以借此检查链路层错误。如果接受器查出错误， 会通知发送器数据包有错，发送器自动重发该包以纠 正错误。
针对嵌入式的目标应用，Ｒａｐｉｄ ＩＯ明确定义了链 路间直接确认，具有很强的错误监测与恢复能力。而 ＰＣＩ Ｅｘｐｒｅｓｓ对于错误发现的关注要多于对错误的恢 复，对于传输数据有效性有要求的系统，它需要回读数 据，效率较低。在一些对错误修正要求不严格的嵌入 式系统中可以应用，以达到降低成本和设计复杂度的 要求。
万方数据
理层中的流量控制和错误管理。 在最高层定义中，ＲａｐｉｄＩＯ协议定义为逻辑层，定
义了全部协议和包的格式，为端点器件发起和完成事 务提供必要的信息。ＲａｐｉｄＩＯ包由包头、可选的载荷数 据和１６ ｂｉｔ ＣＲＣ校验组成。逻辑层目前支持２种标 准：直接ＩＯ／ＤＭＡ、消息传递。ＰＣＩ Ｅｘｐｒｅｓｓ协议定义为 处理层，处理层主要负责生成出站ＴＬＰ（出处理层数据 包）和接收站ｒＩＩＬＰ流量。支持用于非报告事物的分离 事物协议，实现虚拟通道的管理和支持服务质量 （ＱｏＳ）。两种高速串行总线都采用了包交换技术，但 是ＲａｐｉｄｔＯ采用的是小包传输，数据包最大有效载荷 长度为２５６ Ｂｙｔｅ，并且支持多种打包方式，可以有效提 高打包效率，这就可以充分满足嵌入式系统对实时性 的要求，而ＰＣＩ Ｅｘｐｒｅｓｓ协议数据包最大有效载荷长度 为４ ０９６ Ｂｙｔｅ，这个特性可以应用与包含高速图形卡、高 速以太网等要求的嵌入式系统的大数据传输的连接。
Ｒａｐｉｄ ＩＯ支持丰富的维护和错误管理的功能集， 允许初始化系统发现、配置、监测和恢复。其机制是： 如果一个包不在确认队列或者检测到错误的ＣＲＣ，将 会发出控制符号来同步发送和接受双方并重新发送信 息包；当一个包丢失时，看门狗电路将报错并进入自动 恢复状态机尝试重新同步和重发。如果一次传输多次 传输失败，Ｒａｐｉｄ ＩＯ硬件将会产生中断消息给系统管 理器，并请求更高级的软件错误恢复机制。ＰＣＩ Ｅｘ— ｐｒｅｓｓ的错误管理机制是：在每个发送的数据包中嵌入 ＣＲＣ校验字段，以支持链路层的错误检查协议，接受
ＰＣＩ Ｅｘｐｒｅｓｓ串行总线的拓扑结构主要为树形结 构，系统中的主要组件包括一个根联合体，若干交换器 和端点设备。根联合体指的是连接ＣＰＵ和存储子系 统及ＰＣＩ Ｅｘｐｒｅｓｓ结构的设备。它可能支持一个或者 多个ＰＣＩ Ｅｘｐｒｅｓｓ端口。交换器可以看做由两个或多 个逻辑ＰＣＩ．ＰＣＩ桥组成，每个桥与一个交换器端口相 连。交换器以类似ＰＣＩ．ＰＣＩ桥的方式，利用基于存储 器、ＩＯ或配置地址的路由方法转发数据包。端点设备 是不同于根节点和交换器的其他设备，这些设备是 ＰＣＩ Ｅｘｐｒｅｓｓ事物的请求者或完成者。在配置开始时， 根联合体通过交换器以枚举的方式对端点设备逐一进 行配置。
文章编号：１６７１—６５４Ｘ（２０１０）０３．０１２７．０４
引言 随着嵌入式系统的不断发展，对高性能的要求不
断强化，更先进的处理器架构和高速缓存的出现，使处 理器的性能得到很大提高，但是，处理器总线频率的增 长速度相对于处理器的发展相差很大。处理器速率的 增加虽然可以提升系统的数据处理速度，但是却无助 于提升处理器与其他芯片或部件的通讯速度，从而成 为嵌入式系统性能提高的新的瓶颈。在这种情况下， 高速串行总线成为解决问题、提高系统性能的选择。 而在高速串行总线中有代表意义的两种总线协议就是 ＲａｐｉｄｌＯ和ＰＣＩ Ｅｘｐｒｅｓｓ。
４结束语 通过对ＲａｐｉｄｌＯ串行总线和ＰＣＩ Ｅｘｐｒｅｓｓ串行总线
的比较，ＲａｐｉｄＩＯ串行总线的小包的传输效率更高、允 许更灵活的拓扑结构和多样的处理部件、更好的系统 健壮性、更高效率的流控机制、更多级的服务质量和更 强的错误管理机制，适用于高实时性、高可靠性的嵌入
从网络分层模型来看它们的分层结构都体现了可 扩展性，可以提供在任意层增加新的事物而无须更改 其他层规范的灵活性。这些都为嵌入式系统的升级和 性能的提高提供了基础。 ２．２系统互联组成
ＲａｐｉｄＩＯ和ＰＣＩ Ｅｘｐｒｅｓｓ都应用于系统内互联总 线。ＲａｐｉｄＩＯ串行总线可以应用于处理器总线、本地 Ｉ／Ｏ总线和背板总线，而ＰＣＩ Ｅｘｐｒｅｓｓ串行总线一般应 用于本地Ｉ／Ｏ总线。
１基本性能比较 下表是两种高速串行总线总体性能的比较。
ＲａｐｉｄｌＯ和ＰＣＩ Ｅｘｐｒｅｓｓ总体性能比较表
特征蓑篓袭蓥…用．熊蓉羹鏊詈 … 釜壕样＜１ ＫＢ熊蓉…旒ｇ眦ｒｏｇ
通过对两种高速串行总线基本性能的比较，我们 可以发现它们有很多共性，如高的传输速率、对软件依 赖低、可以应用于芯片到芯片和背板的互连等，但是它 们的不同之处也是显而易见的，如最大有效载荷、嵌入