数字锁相环研究
位同步数字锁相环的原理与应用
位同步数字锁相环的原理与应用数字锁相环（Digital Phase-Locked Loop，DPLL）是一种用于同步信号的控制系统。
位同步数字锁相环（Bit Synchronous Digital Phase-Locked Loop）是一种特殊类型的数字锁相环，它主要用于数据通信领域中的时钟恢复和数据恢复。
在数字通信中，时钟信号的同步非常重要。
传输过程中，由于信号经过传输介质会受到噪声、衰减等因素的影响，导致时钟信号的相位和频率发生偏移。
为了恢复信号的正确时钟，就需要使用位同步数字锁相环。
位同步数字锁相环的原理基于相位比较器和数字控制环路。
首先，接收到的信号经过采样，然后由相位比较器将采样的信号与本地时钟信号进行相位比较。
相位比较器输出的误差信号经过数字控制环路进行滤波和调整，最后控制本地时钟信号的相位和频率，使其与接收到的信号保持同步。
位同步数字锁相环广泛应用于数字通信领域中的解调器和调制器设计。
在解调器中，位同步数字锁相环用于恢复接收信号的时钟，确保数据的正确接收。
在调制器中，位同步数字锁相环用于生成发送信号的时钟，确保数据的正确发送。
位同步数字锁相环的应用不仅限于数字通信领域。
它还被广泛应用于数字音频设备、数字视频设备以及其他需要对时钟信号进行同步的领域。
在数字音频设备中，位同步数字锁相环用于恢复音频信号的时钟，确保音频数据的正确传输。
在数字视频设备中，位同步数字锁相环用于恢复视频信号的时钟，确保视频数据的正确显示。
位同步数字锁相环的优点在于精度高、稳定性好、抗干扰能力强。
相对于传统的模拟锁相环，位同步数字锁相环具有更高的抗噪声和抗干扰能力。
同时，由于数字控制环路的设计和实现较为灵活，位同步数字锁相环的性能可以根据具体应用需求进行优化。
位同步数字锁相环是一种用于同步信号的控制系统，广泛应用于数字通信、数字音频、数字视频等领域。
它的原理基于相位比较器和数字控制环路，通过比较相位误差来控制本地时钟的相位和频率，使其与接收到的信号保持同步。
全数字锁相环设计研究
一、引言数字锁相环(DPLL)是一种相位反馈控制系统。
DPLL通常有三个组成模块：数字鉴相器(DPD)、数字环路滤波器(DLF)、数控振荡器(DCO)。
本文采用超前-滞后型数字锁相环(LL－DPLL)的设计方案，在LL－DPLL中，DLF用双向计数逻辑和比较逻辑实现，DCO采用加扣脉冲式数控振荡器。
这样设计出来的DPLL 具有结构简洁明快，参数调节方便，工作稳定可靠的优点。
二、数字锁相环的分类1.过零型数字锁相环路这种数字锁相环路采用过零采样数字鉴相器，即本地估算信号在输入信号的过零点上采样后进行A/D变换，得到数字相位误差信号输出。
2.触发器型数字锁相环路这类全数字锁相环路使用的数字鉴相器是触发器型数字鉴相器。
其特点是利用输入信号和本地估算信号的正向过零点对触发器进行触发，在触发器的置“ 0”和置“ 1” 的时间间隔内，得到相位误差信号。
置“ 0”和置“ 1”的时间间隔宽度就表征了输入信号和本地估算信号之间的相位误差大小。
3.超前-滞后型数字锁相环路这种数字锁相环路采用的鉴相器是超前-滞后型数字鉴相器。
超前-滞后型数字鉴相器在每一个周期内得到输入信号的相位比本地估算信号相位超前或滞后的信息。
因此，这种鉴相器的相位误差输出只有超前或滞后两种状态。
然后将误差相位的超前或滞后信息送到序列滤波器，产生对DCO的“ 加” 或“ 扣” 脉冲控制指令去改变DCO的时钟周期，使本地估算信号的相位输入信号相位靠拢。
4.奈奎斯特速率采样型数字锁相环路在这种数字锁相环路中，对输入信号的采样按照奈奎斯特速率进行。
也就是说，对输入信号进行A/D变换的采样频率必须按照奈奎斯特速率进行，以使输入信号能够依据奈奎斯特取样定理再现。
A/D变换后的输入信号与本地估算信号进行数字相乘，得到需要的相位误差数字信号，以完成鉴相功能。
三、系统设计本设计是基于直接数字频率合成器(Direct Digital Synthesizer)原理的信号发生器，用硬件描述语言Verilog来编程，用Altera公司的开发平台QUARTUSⅡ6.0来仿真，最后下载到StratixⅡ系列的EP2S60器件中进行验证。
基于全数字锁相环的时间数字转换器的研究的开题报告
基于全数字锁相环的时间数字转换器的研究的开题报告一、研究背景及意义时间数字转换器是指将时间信号转换为数字信号的电子设备。
在许多应用场合中，需要对时间信号进行高精度的测量和处理，例如雷达、GPS、通信等领域。
时间数字转换器是这些应用的关键组件之一。
传统的时间数字转换器通常采用基于脉冲计数器的方式实现，但其精度和速度都较低。
因此，研究一种新型的高性能时间数字转换器是十分必要的。
本研究拟采用基于全数字锁相环技术的时间数字转换器，该技术是一种先进的数字信号处理技术，可以实现高精度、高速度的时间数字转换，具有很强的应用价值。
同时，该技术在数字时钟、数字信号处理等领域也有广泛的应用，因此其研究对于提高国内技术水平和推动相关领域的发展具有重要意义。
二、研究目标及内容本研究的主要目标是设计一种基于全数字锁相环的高精度时间数字转换器，并进行实现和验证。
具体而言，研究内容包括：1. 建立全数字锁相环的数学模型和仿真模型，并进行性能分析和优化。
2. 设计和实现基于全数字锁相环的时间数字转换器系统，并对其进行可靠性测试和性能评估。
3. 对实现的时间数字转换器进行误差分析和校准，评估其精度和稳定性。
4. 探索时间数字转换器的应用场景，并对其在雷达、GPS、通信等领域的性能进行测试。
三、研究方法本研究主要采用仿真和实验相结合的方法进行，具体包括：1. 利用MATLAB等工具建立基于全数字锁相环的数学模型和仿真模型，并进行性能评估和优化。
2. 设计和实现基于FPGA（Field Programmable Gate Array）的时间数字转换器原型系统，并进行可靠性测试和性能评估。
3. 对实现的时间数字转换器进行误差分析和校准，评估其精度和稳定性。
4. 在实验室中搭建测试平台，对时间数字转换器在雷达、GPS、通信等领域的性能进行测试和验证。
四、研究成果及预期本研究的最终成果为基于全数字锁相环的高精度时间数字转换器，预期达到以下技术水平：1. 时间分辨率达到纳秒级别，误差小于10 ps。
基于F2812的改进型数字锁相环研究
Ｒｅ ｓ ｅ ａ ｒ ｃ ｈ ａ ｎ ｄ Ｄｅ ｓ ｉ ｇ ｎ ｏ ｆ ａ ｎ Ｉ ｍｐ ｒ ｏ ｖ ｅ ｄ ＤＰ ＬＬ Ｂａ ｓ ｅ ｄ ｏ ｎ Ｆ２ ８ １ ２
Ｋｕ ｓｈ ｎ ｎ ａ ２１ ５ ３ ０ ０， Ｊ ｉ ａ ｎ ｇ ｓ ｕ ， ｈｉ Ｃ ｎ ａ ：３ ． Ｔ ａ ｉ ｚ ｈ ｏ ｕ Ｅｌ ｅ ｃ ｔ ｒ ｉ ｃ Ｐ ｏ ｗｅ ｒ Ｓ ｕ ｐ ｐ ｌ ｙ
Ｃ ｏ ｍ ｐ ｎｙ ａ Ｐ ｏ ｗ ｅ ｒ Ｄ ｐ ｔｃ ａ ｈ ｉ ｎ ｇ Ｃ ｅ ｎ ｔ ｅ ｒ ， Ｔ ａ ｉ ｚ ｈ ｏ ｕ ２ ２ ５ ３ ０ ０ ， Ｊ ／ ｎｇ ａ ｓ ｕ ， Ｃ ｈ ｉ ｎ ａ ）
２ ． 三 一重机 有 限公 司大型挖 掘机 研 究所 ， 江苏 昆山 ２ １ ５ ３ ０ ０ ； ３ ． 泰 州供 电公 司 电力调度 中心 ， 江苏 泰 州 ２ ２ ５ ３ ０ ０ ）
摘要 ： 目前 锁 相 环 方 法 有 过 零 点 检测 法 ， 低 通 滤波 器 开 环 锁 相 法 ， 幽 变 换 闭环 锁 相 法 和增 强 型锁 相 （ Ｅ Ｐ Ｌ Ｌ ）
ＢＡ Ｉ Ｘｕ ｅ ． ｆ ｅ ｉ ， ＹＵ Ｃ ｈ ａ ｎ ｇ — ｍｉ ａ ｏ ， Ｚ ＨＩ Ｍｉ ｎ ｇ
ｆ １ ． Ｓ ｃ ｈ ｏ ｏ ｌ ｏ ｆＥ ｌ ｅ ｃ ｔ ｒ ｉ ｃ ａ ｎ ｄ Ｅ ｎ ｇ ｉ ｎ ｅ ｅ ｎ ｎ ｇ ， Ｙ ａ ｎ ｃ ｈ ｅ ｎ ｇ Ｉ ｎ ｓ ｔ ｉ ｔ ｕ ｔ ｅ ｏ ｆ Ｔ ｅ ｃ ｈ ｎ ｏ ｌ ｏ ｇ ｙ ， Ｙ ａ ｎ ｃ ｈ ｅ ｎ ｇ ２ ２ ４ ０ ０ ０ ， Ｊ ｉ ｎｇ ａ ｓ ｕ ， Ｃ ｈ ｉ ｎ ａ ： ２ ． Ｌ ａ ｒ ｇ ｅ Ｅ ｘ ｃ ａ ｖ ａ ｔ ｏ ｒ Ｒ ｅ ｓ ｅ ｒｃ ａ ｈ Ｉ ｎ ｓ ｔ ｉ ｔ ｕ ｔ ｅ ｏ ｆＳ ｎｙＨｅ ａ ａ ｖ ｙＭａ ｃ ｈ ｉ ｎ ｅ ｒ ｙ Ｃ ｏ ． ， Ｌ ｔ ｄ ． ，
《应用于LVDS的锁相环电路研究》
《应用于LVDS的锁相环电路研究》一、引言随着电子技术的快速发展，高速数据传输在各个领域得到了广泛应用。
作为高速数据传输的重要技术之一，低压差分信号传输（LVDS）以其低功耗、高速度和低噪声的特性，在通信、计算机、医疗和工业控制等领域得到了广泛应用。
锁相环（PLL）电路作为LVDS系统中的关键部分，其性能的优劣直接影响到整个系统的性能。
因此，对应用于LVDS的锁相环电路进行研究具有重要的现实意义。
二、锁相环电路的基本原理锁相环电路是一种利用反馈原理实现相位自动跟踪的电路。
它主要由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成。
鉴相器用于检测输入信号与反馈信号之间的相位差；环路滤波器用于滤除鉴相器输出中的高频噪声和干扰，使控制电压稳定；压控振荡器根据控制电压调整输出信号的频率和相位，以达到锁定相位的目的。
三、应用于LVDS的锁相环电路设计在LVDS系统中，锁相环电路的设计需要考虑到传输速率、功耗、噪声等因素。
因此，设计一款适用于LVDS的锁相环电路，需要从以下几个方面进行考虑：1. 鉴相器的设计：鉴相器是锁相环的核心部分，其性能直接影响到整个系统的性能。
在LVDS系统中，常用的鉴相器有零交鉴相器和边沿鉴相器等。
其中，边沿鉴相器具有较好的抗干扰能力和较高的灵敏度，适用于LVDS系统的高速传输。
2. 环路滤波器的设计：环路滤波器的作用是滤除鉴相器输出中的高频噪声和干扰，使控制电压稳定。
在LVDS系统中，常用的环路滤波器有RC滤波器和数字滤波器等。
其中，数字滤波器具有更高的稳定性和更小的误差，适用于高精度要求的LVDS系统。
3. 压控振荡器的设计：压控振荡器是锁相环的输出部分，其性能直接影响到系统的跟踪性能和锁定时间。
在LVDS系统中，压控振荡器的设计需要考虑到其输出频率的稳定性和相位噪声等因素。
四、锁相环电路的性能分析对于应用于LVDS的锁相环电路，其性能分析主要包括锁定时间、相位噪声、抖动等方面。
通信电子中的数字PLL技术
通信电子中的数字PLL技术数字PLL技术，即数字锁相环技术，是现代通信电子领域中的一种重要技术。
数字PLL技术通过数字信号处理与锁相环技术相结合，可以实现高效、快速的信号同步与频率稳定控制。
今天，我们将探讨数字PLL技术在通信电子领域中的应用与发展。
一、数字PLL技术的基本原理数字PLL技术利用数字信号处理的方法代替了传统锁相环中的模拟部分结构，使得信号同步与频率控制的过程更为精确和稳定。
数字PLL主要包含三个部分：比较器、数字滤波器和数字控制器。
1、比较器比较器是数字PLL中最基本的核心单元，它将输入信号与参考信号进行比较，产生一个相位误差信号。
比较器的工作原理类似于模拟锁相环中的相频检测器，但是其精度更高，稳定性更强。
2、数字滤波器数字滤波器的作用是对比较器输出的数字误差信号进行滤波和放大，从而产生PLL控制电压。
数字滤波器和模拟滤波器一样，可以是低通滤波器、带通滤波器或高通滤波器。
3、数字控制器数字控制器的作用是根据控制算法（如PI控制算法）对滤波器输出进行数值处理，产生相位频率控制电压。
数字控制器可以使用通用数字信号处理器（DSP）或现场可编程门阵列（FPGA）实现。
二、数字PLL技术在通信电子领域中的应用1、数字PLL在移动通信中的应用数字PLL技术在移动通信系统中的应用非常广泛，例如在LTE （Long Term Evolution）无线通信系统中，数字PLL常用于频率同步和时序同步。
LTE系统中，使用不同的数字PLL技术（如多分频数字PLL、分数阶数字PLL等）可以实现不同的同步精度以及响应速度。
2、数字PLL在卫星导航中的应用数字PLL技术在卫星导航系统中的应用也非常广泛，例如GPS （Global Positioning System）系统中使用的数字PLL可以实现卫星信号的同步和频率稳定控制。
此外，数字PLL技术也常用于卫星通信系统中的频率同步和多路访问控制。
3、数字PLL在光通信中的应用数字PLL技术在光通信中的应用也非常重要，例如在光纤通信系统中，数字PLL常用于众多红外端用、透明传输和数字滤波技术中。
全数字锁相环的设计及分析
全数字锁相环的设计及分析1 引言锁相环是一种能使输出信号在频率和相位上与输入信号同步的电路，即系统进入锁定状态(或同步状态)后，震荡器的输出信号与系统输入信号之间相差为零，或者保持为常数。
传统的锁相环各个部件都是由模拟电路实现的，一般包括鉴相器(PD)、环路滤波器(LF)、压控振荡器(VCO)三个环路基本部件。
随着数字技术的发展，全数字锁相环ADPLL(AllDigital Phase-Locked Loop)逐步发展起来。
所谓全数字锁相环，就是环路部件全部数字化，采用数字鉴相器、数字环路滤波器、数控振荡器构成锁相环路，并且系统中的信号全是数字信号。
与传统的模拟电路实现的锁相环相比，由于避免了模拟锁相环存在的温度漂移和易受电压变化影响等缺点，从而具备可靠性高、工作稳定、调节方便等优点。
全数字锁相环的环路带宽和中心频率编程可调，易于构建高阶锁相环，并且应用在数字系统中时，不需A／D及D／A转换。
在调制解调、频率合成、FM立体声解码、图像处理等各个方面得到广泛的应用。
随着电子设计自动化(EDA)技术的发展，可以采用大规模可编程逻辑器件(如CPLD或FPGA)和VHDL语言来设计专用芯片ASIC和数字系统。
本文完成了全数字锁相环的设计，而且可以把整个系统嵌入SoC，构成片内锁相环。
2全数字锁相环的体系结构和工作原理74XX297 是出现最早，应用最为广泛的一款全数字锁相环，在本文中以该芯片为参考进行设计、分析。
ADPLL基本结构如图1所示，主要由鉴相器、K变模可逆计数器、脉冲加减电路和除N计数器4部分构成。
K变模计数器和脉冲加减电路的时钟分别为Mfc和2Nfc。
这里fc是环路中心频率，一般情况下M和N都是2的整数幂。
2.1 鉴相器常用的鉴相器有两种类型：异或门(XOR)鉴相器和边沿控制鉴相器(ECPD)。
异或门鉴相器比较输入信号Fin相位和输出信号Fout相位之间的相位差θe，并输出误差信号Se作为K变模可逆计数器的计数方向信号。
数字锁相环原理
数字锁相环原理数字锁相环（Digital Phase-Locked Loop，简称数字PLL）是一种广泛应用于通信、控制系统中的数字信号处理器。
它可以实现信号的频率和相位同步，对于数字通信系统中的时钟恢复、频率合成、信号解调等功能起着至关重要的作用。
本文将介绍数字锁相环的基本原理及其在通信系统中的应用。
数字锁相环由相位比较器、数字控制振荡器（DCO）、数字滤波器和锁定检测器组成。
其中，相位比较器用于比较输入信号和反馈信号的相位差，产生一个误差信号；数字控制振荡器根据误差信号调整输出频率；数字滤波器用于滤除噪声和抖动；锁定检测器用于检测数字锁相环是否已经锁定。
数字锁相环的工作原理可以简单描述为，首先，输入信号经过频率除法器和相位频率检测器，产生一个误差信号；然后，误差信号经过数字滤波器滤除噪声，再经过数字控制振荡器产生输出信号；最后，输出信号经过反馈回到相位比较器，形成闭环控制。
在闭环控制下，数字锁相环可以实现输入信号和输出信号的频率和相位同步。
数字锁相环在通信系统中有着广泛的应用。
在数字调制解调中，数字锁相环可以实现信号的时钟恢复和频率合成，保证接收端对发送端信号的准确解调；在频率合成器中，数字锁相环可以实现高稳定性的频率合成，满足通信系统对频率精度的要求；在通信系统中，数字锁相环还可以用于时钟同步和信号重构等功能。
总之，数字锁相环作为一种重要的数字信号处理器，在通信系统中有着广泛的应用。
它通过闭环控制实现输入信号和输出信号的频率和相位同步，保证了通信系统的稳定性和可靠性。
随着通信技术的不断发展，数字锁相环的应用范围将会更加广泛，对于提高通信系统的性能起着至关重要的作用。
通过本文的介绍，相信读者对数字锁相环的原理及其在通信系统中的应用有了更深入的了解。
数字锁相环作为一种重要的数字信号处理器，其原理简单而又实用，对于提高通信系统的性能有着重要的意义。
希望本文能对读者有所帮助，谢谢阅读！。
锁相环性能分析
锁相环性能分析林倩倩现代通信技术实验室锁相环是一个使输出信号（由振荡器产生的）与参考信号或者输入信号在频率和相位上同步的电路。
是实现两个信号相位同步的自动控制系统。
在同步(也成为锁定) 状态，振荡器输出信号和参考信号之间的相位差为零，或者保持常数。
60年代初随着数字通信系统的发展，锁相环应用愈广，例如为相干解调提取参考载波、建立位同步等。
锁相环技术目前的应用集中在以下三个方面：第一，信号的调制和解调；第二，信号的调频和解调；第三，信号频率合成电路。
锁相环 (phase-locked loop)为无线电发射中使频率较为稳定的一种方法,主要有VCO(压控振荡器)和PLL IC ,压控振荡器给出一个信号,一部分作为输出,另一部分通过分频与PLL IC所产生的本振信号作相位比较,为了保持频率不变,就要求相位差不发生改变,如果有相位差的变化,则PLL IC的电压输出端的电压发生变化,去控制VCO,直到相位差恢复!达到锁频的目的!!能使受控振荡器的频率和相位均与输入信号保持确定关系的闭环电子电路锁相环的基本组件包括鉴相器、环路滤波器和压控振荡器，三者共同形成了一个负反馈结构，如图1所示。
鉴相器用于判断压控振荡器的输出信号与输入信号之间的相差幅度，输出至低通滤波器进行滤波和平滑，以消除高频干扰和其他不稳定因素的影响，并以此作为压控振荡器的控制信号；压控振荡器根据相位误差信号，自适应的调节内部时钟输出信号，使其频率和相位与输入信号保持一致，完成锁相功能。
数字锁相环的工作原理为：数字锁相环主要由相位参考提取电路、晶体振荡器、分频器、相位比较器、脉冲补抹门等组成。
分频器输出的信号频率与所需频率十分接近，把它和从信号中提取的相位参考信号同时送入相位比较器，比较结果示出本地频率高了时就通过补抹门抹掉一个输入分频器的脉冲，相当于本地振荡频率降低；相反，若示出本地频率低了时就在分频器输入端的两个输入脉冲间插入一个脉冲，相当于本地振荡频率上升，从而达到同步。
快速锁定的全数字延迟锁相环研究
ＡＦａｓｔ－ｌｏｃｋｉｎｇＡｌｌ－ｄｉｇｉｔａｌＤｅｌａｙ－ｌｏｃｋｅｄＬｏｏｐ
Байду номын сангаас
作者简介：保慧琴（１９８６－），女，青海省西宁市人，助教，硕士研究生，主研方向：数字延迟锁相环。 收稿日期：２０１５－０５－２８
·１２·
微 处 理 机
２０１６
部所有需要触发时钟的寄存器，同时产生反馈时钟， 鉴相器监测参考时钟与反馈时钟的相位差，参考时 钟经过延时链产生一系列不同延迟的时钟，数据选 择器根据相位差选择其中一条时钟输出。其中相位 选择有很多种方法，但是为了实现数字 ＤＬＬ的快速 锁定，一般采用二进制搜索算法或时间数字转换器 （ＴＤＣ）［３－５］。然而 数 字 电 路 的 传 播 时 间 是 有 限 的， 为了避免二进制搜索控制器［６］发生故障，必须降低 时钟速度。另外，采用二进制搜索控制器的 ＤＬＬ锁 定时间比采用 ＴＤＣ的 ＤＬＬ锁定时间长。ＴＤＣ用于 快速地将输入时钟与输出时钟间的时间差转换为数 字代码，然而这些数字代码通常由 Ｄ触发器产生， 需要消耗大量的面积和功耗。
这种快速锁定全数字 ＤＬＬ，在监测相位差时利用 一种新的选择信号产生电路，根据锁存器采样值的特 性选择相应的时钟相位，配合特定的控制逻辑电路， 在 １８个周期内完成输入时钟和输出时钟的相位同 步，该 ＤＬＬ抖动时间短，频率范围宽，易于实现。
２ 全数字 ＤＬＬ工作原理
全数字 ＤＬＬ结构如图 １所示，由延迟单元计数 电路（延时链、锁存器）、数据选择器、选择信号产生 电路以及控制电路组成。全数字延迟锁相环的工作 过程分为以下三个步骤：
基于FPGA的数字锁相环的研究与实现
８期侯卫民等：基于ＦＰＧＡ的数字锁相环的研究与实现或者滞后输入码元相位大于相位调整步长时，锁定检测器的输出信号ｌｏｃｋ为低电平，环路进入调整状态。
图４锁定检测器模块３．４数控振荡器的设计数控振荡器的功能是产生同步时钟信号，它的控制信号来自数字滤波器的输出信号ｉｎｃ和ｄｅｃ以及锁定检测信号ｌｏｃｋ，本文中的数控振荡器是由添扣门和ｍ分频器（本文中ｍ取值为１６）构成，与门１、与门２、与门３构成添门，与ｆ－Ｉ４构成扣门。
在系统没有到达锁定状态时，／ｌｏｃｋ信号保持高电平，若滤波器输出了一个扣脉冲信号ｄｅｃ加到扣门，扣除一个时钟周期，这样分频器的输出脉冲相位就滞后了１／ｍ图５数控振荡器模块个周期。
若滤波器输出了一个添脉冲信号到添门，控制添门打开，加入一个晶振脉冲（ｃｌｋ６４Ｍ）到或门。
由于添加到添门的时钟信号（ｃｌｋｌ６Ｍ２ｎ）与添加到扣门的时钟信号（ｃｌｋｌ６Ｍ１）频率相等，相位相差９００，即这两路时钟信号在时间上是错开的，因此当从添门加入一个晶振脉冲到或门时，相当于在扣门输出的晶振信号中间插入了一个窄脉冲，就是分频器输入端添加了一个脉冲，这样分频器输出相位提前了１／ｍ周期，整个数字锁相环按上述方式，反复调整本地时钟相位，直到本地同步时钟信号相位滞后输入码元小于２宵ｒ／ｍ，此时锁定检测信号／ｌｏｃｋ变为低电平，这时或门的输出信号就是ｃｌｋｌ６Ｍ１，经过ｍ分频器后，本地同步信号不再发生相位改变。
４仿真结果ｊ７针对上面的设计，用ＶＨＤＬ语言在ＩＳＥ７．１开发环境下，实现了数字锁相环的设计，并在Ｍｏｄｅｌｓｉｍ６．０下进行仿真，结果如下图所示。
图６有相位检测器情况的系统仿真波形９８微计算机应用２００８矩图７无相位检测器情况的系统仿真波形图６表示有相位检测器情况的系统仿真波形图，由图６可以看出，在环路工作初期本地时钟信号滞后与输人码元，经过环路的反复跟踪，在３０ｕｓ左右系统进入锁定状态，此时本地时钟信号相位滞后于输入码元并且滞后相位小于调整步长，因此锁定检测器输出为高电平，本地同步时钟相位不再进行调整图７是没有相位检测电路的仿真结果，可以看出，系统在３０ｕｓ时系统进入锁定状态后，系统仍然进行不断的相位调整，从而导致本地同步信号的相位抖动。
光伏并网逆变器中的单相数字锁相环研究
ｉ ｅ ｏ ｆ ｔ ｅ ｓ ｃ ｎ ａｍｏ ｉ ，ｈ ｓ ｆ ｔｒ ｔ ｌ ｒ ｄ ｅ ｏ ｄ ｈ ｒ ｎ ｃ ｔ ｉ ｍｅｈ ｄ ｉ ｕ ｔｂ ｅ ｆ ｒ ｅ ｇ ｎ ｅ ｉ ｇ ａ ｐ ｉａ ｉｎ ， ｎ ｍｅ ｎ ｈ ｌ ｅ ｉｉ ｌ ｌ ｉ ｅ ｔ ｏ ｓ ｉ ｌ ｏ ｎ ｉ ｅ ｒ ｐ ｌ ｔ ｓ ａ ｄ ｓ ａ ｎ ｃ ｏ ａ ｗ ｉ ａ ｎ ｗ ｄｇｔ ｅ ａ
Ｔｈｅ Ｒｅ ｅ ｒ ｈ ｏ ｉ ｇ ｅ ｐｈ ｓ ｓ ａ ｃ ｆ Ｓ ｎ ｌ － ａ ｅ ＰＬＬ ｎ ｔ ｏ ｏ ｏ ｔ ｉ ｉ ｈｅ Ｐｈ ｔ ｖ ｌａ ｃ
Ｇ ｒｄ． ｏ ｉ ｃ ｎｎｅ ｔ ｄ Ｉ ｖ ｒ ｅ ｙ ｔ ｍ ｃｅ ｎ ｅ ｔｒ Ｓ ｓｅ
ＪＮ Ｍａ Ｉ ｎ．Ｓ ｉｎ ｈ ｉ Ｕ Ｊａ ．ｕ
摘 要 ： 光 伏 并 网 系 统 中 ， 确 并 快 速 地 检 测 到 电 网 电压 的 频 率 、 位 和 幅 值 是 必 不 可 少 的 环 节 。 传 统 数 字 锁 在 准 相 相 环 检 测 电 网 电 压 的过 零 点 从 而 实 现 锁 相 ， 该 方 法 抗 干 扰 能 力 差 。 基 于 二 阶 通 用 积 分 器 的 单 相 锁 相 环 较 传 但 统 的 数 字 锁 相 环 具 有 不 受 电 网 频 率 变 化 影 响 、 干 扰 能 力 强 的 优 点 ， 该 算 法 在 离 散 化 实 现 时 会 引 入 二 次 谐 抗 但 波 而 导 致 锁 相 准 确 度 降 低 。 这 里 在 基 于 二 阶 通 用 积 分 器 的 单 相 锁 相 环 方 法 上 进 行 改 进 ， 用 陷 波 器 滤 除 二 次 利 谐 波 ， 方 法 适 用 于 工 程 应 用 ， 时 提 出 了 一 种 新 的 陷 波 器 数 字 实 现 方 法 。最 后 进 行 了 实 验 验 证 ， 果 表 明 该 该 同 结 方 法 不 受 电 网频 率 变 化 的影 响 ， 迅 速 准 确 地 锁 相 并 消 除 了 二 次 谐 波 污 染 。 能 关 键 词 ： 相 环 ：单 相 ：光 伏 并 网 ；逆 变 器 锁 中 图分 类 号 ：Ｎ １． Ｔ ９１ ８ 文 献标 识码 ： Ａ 文章 编 号 ：０ ０ ｌＯ ２ １ ）６ ００ — ３ １０ 一 Ｏ Ｘ（０ １０ — ０ ６ ０
位同步数字锁相环的原理与应用
位同步数字锁相环的原理与应用
位同步数字锁相环是一种常用的数字信号处理技术，广泛应用于通信、雷达、测量等领域。
它的主要原理是通过对输入信号进行采样、滤波、相位检测等处理，实现将输入信号与参考信号进行同步，并输出具有相同频率和相位的输出信号。
具体而言，位同步数字锁相环将输入信号经过采样器进行采样，然后由数字滤波器对其进行滤波。
接着，相位检测器对滤波后的信号进行相位检测，得到一个相位误差值。
这个相位误差值通过数字控制器进行处理，产生一个控制信号，调整数字控制振荡器的频率和相位，使其与参考信号相同。
最后，输出信号经过数字滤波器进行滤波，得到稳定的同步输出信号。
在实际应用中，位同步数字锁相环常用于信号调制解调、频率和相位同步、时钟恢复等方面。
例如，在数字通信系统中，可以利用数字锁相环实现对接收信号的频率同步和相位同步，从而提高信号的可靠性和传输速率。
在雷达和测量系统中，数字锁相环可以用于信号同步和精确测量，提高系统的性能和精度。
总之，位同步数字锁相环是一种常用的数字信号处理技术，其原理是将输入信号与参考信号进行同步，并输出具有相同频率和相位的输出信号。
在各种应用领域中，数字锁相环具有广泛的应用前景，可以提高系统的性能和精度，为实现高速、高精度数据传输和测量提供重要支持。
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实验五：数字锁相环与位同步
实验五：数字锁相环与位同步一、实验目的1. 掌握数字锁相环工作原理以及触发式数字锁相环的快速捕获原理。
2. 掌握用数字环提取位同步信号的原理及对信息代码的要求。
3. 掌握位同步器的同步建立时间、同步保持时间、位同步信号同步抖动等概念。
二、实验内容1. 观察数字环的失锁状态、锁定状态。
2. 观察数字环锁定状态下位同步信号的相位抖动现象及相位抖动大小与固有频差、信息代码的关系。
3. 观察数字环位同步器的同步保持时间与固有频差之间的关系。
三、基本原理可用窄带带通滤波器，锁相环来提取位同步信号。
实验一中用模数混合锁相环（电荷泵锁相环）提取位同步信号，它要求输入信号是一个准周期数字信号。
实验三中的模拟环也可以提取位同步信号，它要求输入准周期正弦信号。
本实验使用数字锁相环提取位同步信号，它不要求输入信号一定是周期信号或准周期信号，其工作频率低于模数环和模拟环。
用于提取位同步信号的数字环有超前滞后型数字环和触发器型数字环，此实验系统中的位同步提取模块用的是触发器型数字环，它具有捕捉时间短、抗噪能力强等特点。
位同步模块原理框图如图5-1所示，电原理图如图5-2所示（见附录）。
其内部仅使用+5V电压。
位同步器由控制器、数字锁相环及脉冲展宽器组成，数字锁相环包括数字鉴相器、量化器、数字环路滤波器、数控振荡器等单元。
下面介绍位同步器的工作原理。
数字锁相环是一个单片机系统，主要器件是单片机89C51及可编程计数器8254。
环路中使用了两片8254，共六个计数器，分别表示为8254A0、8254A1、8254A2、8254B0、8254B1、8254B2。
它们分别工作在M0、M1、M2三种工作模式。
M0为计数中断方式，M1为单稳方式，M2为分频方式。
除地址线、数据线外，每个8254芯片还有时钟输入端C 、门控信号输入端G 和输出端O 。
数字鉴相器电原理图及波形图如图5-3（a ）、图5-3（b ）所示。
输出信号宽度正比于信号ui 及uo 上升沿之间的相位差，最大值为ui 的码元宽度。
数字锁相环的工作原理
数字锁相环的工作原理数字锁相环啊，可是个超有趣又很有技术含量的东西呢。
数字锁相环主要由鉴相器、环路滤波器和数控振荡器这几个部分组成。
鉴相器啊，它的作用可大了。
它是用来比较输入信号和数控振荡器输出信号的相位差的。
你想啊，就好像是在给两个小伙伴做比较，看看他们在相位这个方面到底有多少不一样的地方呢。
当输入信号和数控振荡器的输出信号进来之后啊，鉴相器就会根据它们的相位关系产生一个误差信号。
这个误差信号可就像是一个小提示，告诉整个系统啊，这两个信号在相位上有点偏差了呢。
接着就是环路滤波器啦。
环路滤波器拿到鉴相器给出的误差信号后啊，就开始对这个信号进行处理。
它可不是简单地把这个信号直接传递下去哦，而是会按照一定的规则对这个信号进行滤波啊。
这就好比是把一些不需要的杂质给去掉，只留下对调整有用的信息。
经过环路滤波器处理后的信号就变得更加纯净、更加适合用来做后续的操作啦。
最后就是数控振荡器啦。
数控振荡器在收到环路滤波器处理后的信号之后啊，就会根据这个信号来调整自己的输出频率和相位呢。
它就像是一个很听话的小助手，根据得到的指令来改变自己的输出，目的就是要让自己输出的信号和输入信号在相位上尽可能地接近。
这样不断地调整、比较、再调整的过程啊，就使得整个数字锁相环能够稳定地工作啦。
在整个数字锁相环的工作过程中啊，这几个部分相互配合、相互影响。
鉴相器不停地检测相位差，环路滤波器不断地优化误差信号，数控振荡器持续地调整输出，这样的一个循环往复的过程啊，就使得数字锁相环能够实现对输入信号的相位锁定。
比如说在通信系统中啊，数字锁相环就可以用来从接收到的信号中提取时钟信号。
这多厉害呀，它就像是一个精准的小工匠，能够在众多的信号当中找到自己想要的时钟信号，为通信系统的正常运行提供了很大的保障呢。
而且啊，数字锁相环在很多其他的领域也有广泛的应用，像在雷达系统中可以用来进行信号的处理和跟踪，在音频处理中也能够起到稳定频率等重要的作用。
数字锁相环原理
数字锁相环原理数字锁相环（Digital Phase-Locked Loop，简称DPLL）是一种常见的数字信号处理技术，广泛应用于通信、雷达、导航、测量等领域。
它通过对输入信号进行频率和相位的跟踪和控制，实现信号的精确同步和解调。
本文将介绍数字锁相环的基本原理及其工作过程。
数字锁相环由相位比较器、数字控制振荡器（NCO）、低通滤波器和反馈控制电路等组成。
其工作原理可以简单描述为，首先，输入信号与NCO产生的参考信号经相位比较器比较，得到相位误差信号；然后，相位误差信号经过低通滤波器滤波处理，得到控制电压；最后，控制电压作用于NCO，调整其输出频率和相位，使得输入信号与参考信号同步。
整个过程不断迭代，直至达到稳定状态。
在数字锁相环中，相位比较器起着关键作用。
它能够准确比较输入信号和参考信号的相位差，并将其转换为数字形式的相位误差信号。
常见的相位比较器有边沿比较器、恒定增益比较器等，它们在不同应用场景下具有各自的优势和特点。
另外，NCO也是数字锁相环中的核心部件之一。
它能够根据控制电压实时调整输出信号的频率和相位，实现对输入信号的精确跟踪和同步。
NCO通常由相位累加器、频率控制器和相位控制器组成，通过对这些部件的协同工作，实现对输出信号的高精度控制。
低通滤波器在数字锁相环中也扮演着重要角色。
它能够滤除控制电压中的高频噪声，使得NCO的调节过程更加平稳和稳定。
低通滤波器的设计与参数选择对数字锁相环的性能影响巨大，需要根据具体应用需求进行合理设计和优化。
最后，反馈控制电路用于将经过滤波处理的控制电压反馈给NCO，实现闭环控制。
它能够实时监测和调节NCO的输出，保证数字锁相环在动态和静态条件下都能够稳定工作。
反馈控制电路的设计和调试是数字锁相环工程实践中的重要环节，直接关系到系统性能和稳定性。
综上所述，数字锁相环作为一种重要的数字信号处理技术，在现代通信和控制系统中发挥着不可替代的作用。
通过对其基本原理和工作过程的深入理解，可以更好地应用和优化数字锁相环，为工程实践提供有力支持。
毕业设计(论文)-数字锁相环4046的锁相和压控振荡原理传感器采集设计
摘要测量汽车转速是车辆工程重要组成部分。
本文是基于利用数字锁相环4046的锁相和压控振荡原理配合合理的传感器采集信号。
本文是利用点火信号的磁电感应转换而来的转速信号，然后经过限幅和电压比较将信号转换成方波即脉冲的形式，经过处理后的信号送给数字锁相环4046的输入信号端口，采用4046的第二相位比较器，当输出信号的相位与输入信号的相位差恒定时，输出信号频率为输入信号频率的整数倍。
频率大小取决于相位比较器的输出信号经低通滤波处理后的电压和6、7管脚间的电容和11、12管脚上外接的电阻的大小。
4046的输出信号经计数器计数，数据锁存后，送给译码电路，译码输出驱动共阴极发光二极管，直接显示测量结果。
本文的方案将用于不同气缸的汽车转速的测量，具有一定的实用价值和应用前景。
关键词：信号转换，压控振荡，相位差，低通滤波，测量转速AbstractMeasuring vehicle speed vehicles is an important component of the project. This paper is based on the use of digital PLL lock-in the 4046 and VCO with the principle of reasonable acquisition sensor signal.This is the use of the ignition signal magnetic induction converted speed signals Then after limiting and voltage comparator of the square wave signal isconverted into the form of pulses, After treatment, the signal given to the 4,046 DPLL input signal ports, The use of 4046 compared with the second phase, when the output signal phase of the input signal with a constant phase difference, output signal frequency of the input signal frequency integer multiples. Frequency depends on the size of phase comparison of the output signal by the low-pass filter after the voltage and 6, 7 pin capacitance between the pin on 11, 12 and the external resistor size. 4046 output signal Counting, data latches, gave decoding circuit, Decoding the total output driving LED cathode direct measurement results show.In this paper, the program will be used for different cylinder motor speed measurement, has some practical value and prospects.第一章 引言1.1锁相环基本原理一个典型的锁相环（PLL ）系统，是由鉴相器（PD ），压控荡器（VCO ）和低通滤波器（LPF ）三个基本电路组成，如图1，Ud = Kd (θi –θo) U F = Ud F （s ）θi θo 图11.1.1．鉴相器（PD ）构成鉴相器的电路形式很多，这里仅介绍实验中用到的两种鉴相器。
基于FPGA的全数字锁相环的设计与实现
基于FPGA的全数字锁相环的设计与实现一、本文概述本论文聚焦于基于现场可编程门阵列（FieldProgrammable Gate Array, FPGA）技术设计与实现全数字锁相环（AllDigital PhaseLocked Loop, ADPLL）的研究工作。
全数字锁相环作为一种关键的信号处理模块，广泛应用于通信系统、雷达系统、高速数据采集、频率合成等领域，其性能直接影响到整个系统的稳定性和精度。
随着FPGA技术的发展，ADPLL在灵活性、集成度、可编程性及实时调整等方面展现出显著优势，成为现代电子系统中实现高精度频率合成与同步控制的理想选择。
本文旨在深入探讨基于FPGA平台构建全数字锁相环的理论基础、设计方案及关键技术，并通过实际工程实践验证其性能。
研究内容主要涵盖以下几个方面：理论背景与技术综述：对全数字锁相环的基本原理、组成结构以及工作模式进行全面阐述，对比分析其与传统模拟锁相环和混合信号锁相环的优缺点。
在此基础上，详细介绍FPGA技术的特点及其在ADPLL设计中的应用价值，为后续设计工作奠定理论基础。
系统架构与模块设计：详细阐述所设计的基于FPGA的全数字锁相环的整体架构，包括鉴相器（Phase Detector）、数字环路滤波器（Digital Loop Filter）、数控振荡器（Digitally Controlled Oscillator, DCO）等核心组件的设计思路与实现细节。
针对FPGA资源特性，优化各模块算法及硬件实现，确保其在有限逻辑资源下达到高性能指标。
关键算法与技术实现：探讨用于提升ADPLL性能的关键技术，如低噪声鉴相算法、快速锁定策略、频率牵引与抖动抑制技术等，并展示如何将其有效融入FPGA实现中。
同时，阐述如何利用FPGA的可编程特性实现实时参数调整与在线监控，增强系统的动态适应能力和故障诊断能力。
仿真验证与实验结果：通过高级硬件描述语言（HDL）对设计进行建模，并利用FPGA开发环境进行功能仿真与时序分析，验证设计的正确性和稳定性。
基于正过零鉴相的全数字锁相环的研究
统 和不 间断 电源等． 了获 得 功 率 因数 的控 制 或 者 为 抑制 电网与逆变 器 之 间 、 变器 与 逆 变 器 之 间 的 环 逆 流， 往往需要 采用 锁 相 系 统 使 得逆 变 电源 的输 出电 压或者 电流具 有相 位 、 频率 跟踪 能力 ［ ． １ 目前 已提 出 ］ 了各 种不 同鉴相算 法 的 Ｄ Ｌ Ｐ Ｌ适 应 于 不 同 的场 合 ． 正过零 检测 鉴相 由于 实现 简单 、 方便 ， 在很 多领 域 有 着 重要 的实用 价值 ． 以往 基 于正 过 零 时 间检 测 的全 数 字锁 相环 ， 其环 路滤 波器 的参 数 设 计 靠 实验 中反 复凑试 ， 没有 对其 进行 准 确建 模 ［ ． 文对 基 于周 ２ 本 ］ 期 控制 的 Ｄ Ｌ Ｐ Ｌ进 行 了精确 建 模 ， 模 型对 Ｄ Ｌ 其 Ｐ Ｌ 的参数设 计有 着重要 的指导意 义 ．
赵葵银 ，杨 青
（ 湖南工 程学 院 电气信息学院 ， 湖南 湘潭 ４ １０ ） １ １１
摘
要 ：介 绍 了数 字锁 相 的主要 方 法 ， 正 过 零 鉴相 Ｔ ３ Ｏ Ｆ ４ ７的全 数 字锁 相 环 进 行 了数 学建 对 ＭＳ ２ Ｌ ２ Ｏ
模 ， 到 了简化模 型 ． 得 其模 型 对数 字锁相 环 的参 数设 计有 着 非 常重要 的指 导 意 义． 真 结果 证 明 了该 数 仿
第 １ 第 ３期 ８卷
２０ ０ ８年 ９ 月
湖 南 工 程 学 院 学 报
Ｖｏ ． ８ Ｎ ． １ １． ｏ ３
数字集群对讲机锁相环失锁问题的研究
数字集群对讲机锁相环失锁问题的研究Research on the loss of lock of PLL of digital trunked walkie talkie莫秀英1，陈 坤2，田 志2（1. 广州华商职业学院智能工程学院，广州 511300；2. 广州海格通信集团股份有限公司，广州 510000）摘 要：数字集群对讲机在使用时会概率性出现锁相环失锁问题，造成对讲机在集群模式下无法注册入网、在直通模式下无法通信、调试模式下不能进行指标测试等问题，必须重启机器才能恢复。
针对这一现象，从理论上分析，造成这种干扰的可能是信号完整性问题、锁相环的环路滤波器配置问题、电源完整性问题等。
针对可能的原因逐个分析和测试，得出增大电源的滤波电容、并同时增加缓启动电路和软件检测锁相环锁定状态的解决方案，从示波器测试结果分析可以看出，彻底解决了因收发切换时电压跌落造成的锁相环失锁问题，对讲机的稳定可靠性得到了明显改善。
关键词：锁相环失锁；电源完整性；信号完整性；启动电路基金项目：2023年攀登计划—基于智能传感器检测的智慧校园节能减排的系统研究，项目编号pdjh2023b1117锁相环广泛应用于频率合成、时钟分配、相位解调以及时钟恢复等，是无线通信、光纤链路、射频收发机及微型计算机等必不可少的一部分，其稳定性对于确保整个电子系统的性能具有重要意义[1-2]。
数字集群对讲机在常温环境（25℃）使用时，会出现锁相环失锁的现象，导致对讲机在集群模式下无法注册入网、在直通模式下无法通信、调试模式下不能进行指标测试等问题，在低温环境下（-40℃）测试指标时锁相环失锁出现的概率更大。
本文通过造成锁相环失锁的原因分析和实验结果，得出解决锁相环失锁问题的解决方案，即增大电源的滤波电容、并同时增加缓启动电路和软件检测锁相环锁定状态。
1 对讲机锁相环工作原理锁相环（PLL）电路存在于各种高频应用中，从简单的时钟净化电路到高性能无线电通信链路的本振（LO）等。
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数字锁相环研究刘飞雪摘要：全数字锁相环路，所谓全数字化，就是环路部件全部数字化，采用数字鉴相器（DPD）、数字环路滤波器（DLF）和数控振荡器（DCO）构成的锁相环路。
同步是通信系统中的一个重要实际问题。
在数字通信系统中，位同步（又称码元同步）提取是更为重要的一个环节。
因为确定了每一个码元的起始时刻，便可以对数字信息做出正确判决。
利用全数字锁相环（DPLL）便可以直接从所接收的数字信号中提取位同步信号。
用来实现位时钟同步提取的主要是超前—滞后型数字锁相环(LL-DPLL)。
本文通过对全数字锁相环的种类及其相应实现功能的研究，确定了对位同步全数字锁相环路的设计方案，设计位同步全数字锁相环各个模块，本文中设计了3个模块，其中第2块包含2个小模块，第3块又包含3 个小模块，用Verilog HDL硬件描述语言对系统中的每个模块进行描述、仿真，然后将三个模块连接成反馈环路系统，使用仿真工具QuartusⅡ6.0进行编译、仿真，调试输出正确波形，最后分析电路性能。
关键词：全数字锁相环路，位同步数字锁相环路，超前-滞后型数字锁相环，数字鉴相器，数字滤波器，数控振荡器AbstractAll Digital Phase-Locked Loop is called because every module is digital. The loop contains these modules such as Digital Phase Discriminator (DPD), Digital Loop Frequency (DLF), Digital Control Oscillator (DCO).The synchronization is the key part of application in communication systems. In the field of digital communication systems, pick-up bit synchronization (also called code synchronization) is a more important part., because the definition of originate time of every code could make correct judgement. The usage of Digital Phase-Locked Loop (DPLL) could pick-up bit synchronous signal from digital signal directly. We use Lead-Lag Digital Phase-Locked Loop (LL-DPLL) to realize bit synchronous clock.This paper first introduced DPLL kinds and function. Then it designed the theory and every modules of DPLL. This paper designed three modules. In it, the second contained 2 modules and the third contained 3 modules. Using Verilog HDL to describe and simulate every module of the system, then connecting these modules to realize the system and using simulator named QuartusⅡ6.0 to compile and simulate correct wave.Key word: DPLL, bit synchronous DPLL, LL-DPLL，DPD, DLF, DCO第一章绪论1.1 全数字锁相环的背景及发展状况锁相环路已经在模拟和数字通信及无线电电子学的各个领域得到了极为广泛的应用。
伴随着大规模、超高速数字集成电路的发展及计算机的普遍应用，在传统的模拟锁相环路（APLL）应用领域中，一部分已经被数字锁相环路（DPLL）所取代。
从六十年代起，人们就开始对数字锁相环路研究。
起初，只是把模拟锁相环路中的部分部件数字化。
比如，引进数控振荡器(DCO)代替模拟锁相环路中的压控振荡器(VCO)。
这样做的优点是能在不牺牲压控振荡器频率稳定度的情况下，加大频率牵引的范围。
从而提高整个环路的工作稳定性和可靠性。
另外，用数字集成电路制作的鉴相器非常广泛的被应用在模拟锁相环路中，使环路性能大大提高。
此后，出现了全数字化锁相环。
所谓全数字化，就是环路部件全部数字化，采用数字鉴相器（DPD）、数字环路滤波器（DLF）和数控振荡器（DCO）构成的锁相环路。
目前，全数字锁相环路的研究日趋成熟，无论在理论研究还是在硬件实现方面，国内外均有大量的文献报道。
并已经制成全数字化锁相环路FSK信号解调器、PSK信号解调器、位时钟提取器以及同步载波提取器等。
国外已有单片全数字化锁相环路商品。
全数字化锁相环路的共同特点是：它们都具有一切数字系统所特有的显著优点，即电路完全数字化，使用逻辑门电路和触发器电路。
因此，系统只有“导通”、“截止”两种工作状态，受外界和电源干扰的可能性大大减小，电路容易集成，易于制成全集成的单片全数字锁相环路。
因而，系统可靠性大大提高。
除此之外，全数字化锁相环还缓和或消除了模拟锁相环路中电压控制振荡器（VCO）的非线性以及环路中由于使用运算放大器和晶体管而出现的饱和以及运算放大器和鉴相器的零漂移等对环路性能的影响。
全数字锁相环路的另一个突出优点是：它的环路部件甚至整个环路都可以直接用微处理机来模拟实现。
值得提出的是，全数字锁相环路目前还只是在频率较低的场合中应用，例如副载波解调这类低数据速率和低频的情况。
其主要原因是因为其硬件的实现受到数字集成电路逻辑速度的限制。
但我们应该意识到，这是暂时的，随着数字集成电路逻辑速度的提高，将会使全数字锁相环路的应用越来越广泛。
正因为这样，目前，数字锁相环（部分环路部件数字化）在某些场合的应用也越来越普遍。
1.2 传统锁相环介绍锁相环是一个闭环的相位控制系统，本文主要研究数字锁相环，这部分首先介绍与之有关的概念。
一个完整的锁相环包括鉴相器，滤波器，压控振荡器三部分。
通过对输入信号和本地反馈信号的比较鉴相，最终实现信号同步的一个闭环系统1.2.1鉴相器：理想的鉴相器输出一个信号，它的直流电压值正比于两个输入周期信号的相位差，如下图示:最简单的鉴相器是一个异或门，如图2-8所示，当两个输入信号相位差变化时，输出脉冲的宽度也在变，因此可以提供一个正比于相位变化的直流电压。
如图示。
1.2.2 环路滤波器环路滤波器具有低通特性，在锁相环中起低通滤波的作用，更重要的是它对整个环路系统参数调整有着决定性的作用。
现代锁相环中的环路滤波器种类很多，有RC积分滤波器、无源比例积分滤波器和有源比例积分滤波器。
为了简单起见，便于分析锁相环环路，这里先介绍简单的RC积分滤波器R积分滤波器是结构最简单的低通滤波器，电路构成如图：简单的RC滤波器RC滤波器的幅频相频特性1.2.3 压控振荡器一个理想的压控振荡器输出周期信号，这周期信号的频率与压控振荡器的控制电压vl呈线性关系。
实际中压控振荡器增益是非线性的，一般压控振荡器的振荡频率是有上下限的，当控制电压不断增加或减小时，增益就会趋向于零，如图压控振荡器的控制特性第二章全数字锁相环所谓全数字化，就是环路部件全部数字化，采用数字鉴相器(DPD)、数字环路滤波器(DLPO ),数控振荡器(DCO)构成的锁相环路。
全数字锁相环路的一个突出优点是，它的环路部件甚至整个环路都可以直接用软件来模拟实现。
在这里我们将使用QuartusⅡ6.0仿真工具，以位同步锁相环为例来进行全数字锁相环的仿真模拟。
2.1位同步锁相环的作用位同步，或称码元同步，是要在接收端确定每一个码元的起止时刻。
它是数字通信诸多同步之中的首要问题，没有位同步就无从解出传输的数字信息。
若在传送数字信号的同时，再专门传送一个位同步信号，如直接传送时钟信号或传送用作同步的伪随机序列等，这称为外同步法。
由于位同步信号与通信的数字信号是同时传送的，有相同的信道延时，因而同步是准确的。
但位同步信号要占用信道，占去一定的功率，这种方法不太经济。
虽然数字信号自身可能并不含有位速率的频谱成分，但却含有位速率的信息，因此用专门设计的电路系统可将位同步信号提取出来，这就是自同步法。
自同步法可以用特殊设计的锁相环路来直接从接收的码元序列中提取位同步信号。
位同步锁相环的基本结构如下图所示：位同步锁相环的基本结构2.2 超前滞后型鉴相器的设计导前一滞后型数字鉴相器的特点是，它输出一个表示本地估算信号导前或滞后于输入信号的量。
如果本地估算信号超前于输入信号，则输出“超前脉冲”，以便利用该“超前脉冲”控制本地估算信号的相位推后。
反之，则输出“滞后脉冲”，并使本地估算信号的相位前移。
导前一滞后型数字鉴相器可分为微分型和积分型两种。
微分型数字鉴相器结构简单，硬件实现也比较简单。
但是它的抗干扰能力比较差。
而积分型导前一滞后数字鉴相器具有优良的抗干扰性能，但结构和硬件实现比较复杂。
我们的设计采用微分型导前一滞后型数字鉴相器。
它的基本框图如图示：微分型导前滞后鉴相器原理图在本文中我们用VerilogHDL硬件描述语言进行软件设计，鉴相器部分代码如下：//the following is the weifen phase detector//module wphd(lclk,inclk,xclk,up,down);//lclk为本地估算时钟，inclk为输入码流，xclk为本地高速时钟input lclk,inclk,xclk;output up,down;wire out;reg up,down;reg a,b;always@(posedge xclk)begina<=inclk;b<=a;up<=out&lclk;down<=out&(~lclk);endassign out=(a^b)&&(b==0);endmodule仿真图：由仿真图可以看出，当本地时钟相位超前于输入码流时，输出超前信号UP,滞后时输出滞后信号DOWN.2.3数字环路滤波器(DLF)在数字锁相环中，环路滤波器通常使用数字滤波器，它和模拟锁相环中的模拟滤波器相对应。