同步可逆计数器和序列检测器

课程实验报告课程名称：数字电路与逻辑设计

专业班级：计实1001班

学号：U201014488

姓名：王宸敏

指导教师：

周次：第十周

同组人员：熊凯

报告日期：2012年5月18日

计算机科学与技术学院

【容A】

一、实验名称

利用所给组件，设计一个同步模4可逆计数器，其框图如图5.9所示。图中，X为控制变量，当X=0是进行加一计数，X=1时进行减一计数；Y2、Y1为计数状态；Z为进位或借位输出信号。

二、实验目的

掌握同步时序电路实验的设计方法，验证所设计的同步时序逻辑电路，加深对“同步”和“时序”这两个名词的理解。

三、实验所用仪器和组件

1.双D触发器组件2片，型号为74LS74

2.负沿双JK触发器2片，型号为74LS73

3.二输入四“与非”门2片，型号为74LS00

4.二输入四“或非”门1片，型号为74LS02

5.三输入三“与非”门1片，型号为74LS10

6.二输入四“异或”门1片，型号为74LS86

7.六反相器组件2片，型号为74LS04

四、实验设计方案及逻辑图

1.首先画出状态图如下：

X Y2 Y1 12+n y

11+n y

D2 D1 Z 0 0 0 0 1 0 1 0 0 0 1 1 0 1 0 0 0 1 1 0 0 0 0 1 0 1 0 1 1 1 1 0 1 0 0 1 1 0 1 1 1 0 1 0 0 1 0 0 1 1 1 1 0 0 0 0 1

1

1

1

1

3.由真值表得到D1、D2及Z 的卡诺图如下：

D2：

X y2y1

00 01 11 10 0 0 1 0 1 1

1

1

121212122y y x y xy y y x y y x D +++=

21y y x ⊕⊕= D1：

X y2y1

00 01 11 10 0 1 0 0 1 1

1

1

11y D =

Z ：

X y2y1

00 01 11 10 0 0 0 1 0 1

1

1212y y x y y x Z +=

1212y y x y y x ⋅=

4.由D1、D2及Z 的表达式可以设计出电路图如下，采用D 触发器：

五、描述实验现象，并运用所学的知识进行分析、处理及讨论

1.当输入x=0时，电路实现的是模4加法，即每来一个脉冲计数状态加一，同时逢4进位，即输出z=1。因为电路图是按照状态图、真值表、状态表、表达式得到的，因此实现的正好是满足功能的电路。

2.当输入x=1时，电路实现的是模4减法，即每来一个脉冲计数状态减一，同时逢4借位，即输出z=1。因为电路图是按照状态图、真值表、状态表、表达式得到的，因此实现的正好是满足功能的电路。

【容B 】

一、 实验名称

利用所给组件按Mealy 型和Moore 型同步时序逻辑电路的设计方法设计一个“1001” 序列检测器，其框图如图5.10所示。

该电路的逻辑功能是，在输入端X上串行输入随机二进制码，输入信号为电平信号。每当输入的代码中出现“1001”序列时，在输出端Z产生一个高电平，即Z=1，其他情况下Z=0。

典型输入、输出序列如下：

X: 0 1 0 0 1 0 1 0 1 1 0 0 1 0 0 1

Z: 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 1

二、实验目的

掌握同步时序电路实验的设计方法，验证所设计的同步时序逻辑电路，加深对“同步”和“时序”这两个名词的理解。

三、实验所用仪器和组件

1.双D触发器组件2片，型号为74LS74

2.负沿双JK触发器2片，型号为74LS73

3.二输入四“与非”门2片，型号为74LS00

4.二输入四“或非”门1片，型号为74LS02

5.三输入三“与非”门1片，型号为74LS10

6.二输入四“异或”门1片，型号为74LS86

7.六反相器组件2片，型号为74LS04

四、实验设计方案及逻辑图

1.依题意可知，可以设有5种状态：

A：表示初状态；B：表示接收到‘1’；C：表示接收到‘10’；D：表示接收到‘100’；

E：表示接收到‘1001’

2.画出状态图如下：

3. X=0 X=1 A A/0 B/0 B C/0 B/0 C D/0 B/0 D A/0 E/1 E

C/0

B/0

4. 由状态表作隐含表进行状态化简：

由隐含图可知，B 、E 是等效类，因此可以将B 、E 合并，其中令a=A, b={B,E}, c=C, d=D x=0 x=1 a a/0 b/0 b c/0 b/0 c d/0 b/0 d

a/0

b/1

5. 根据化简后的状态表，按照相邻法则编码得到： x=0 x=1 00 00/0 01/0 01 11/0 01/0 11 10/0 01/0 10

00/0

01/1

6.X Y2 Y1 12+n y

11+n y

D2 D1 Z 0 0 0 0 0 0 0 0 0 0 10 1 1 1 1 0 0 1 1 1 0 1 0 0 0 1 0 0 0 0 0 0 1 0 0 0 1 0 1 0 1

1

1

1