高性能CPU时钟网络设计
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圈３ 层次式 ｘ树和 ｘ树时钟分配网络 － －
设计的芯片。全局时钟信号 Ｇ Ｌ 通过上千个缓冲 ＣＫ 器和逻辑门来驱动寄存器， 如图５ 所示。
一 １７ 一 ０
高技术通讯 ２０ ． ０４增刊
，wk.baidu.com．
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＿＿＿＿＿＿＿ｒ＿ ＿＿＿＿＿ ，
四‘斗芬 １
洲
， ｒ
（ 收稿日 ２０－ － ） 期： ４ ３ｉ ０ ０ ｓ
＿
如果时钟源的驱动 ｂｆｒ ｕｅ 的连线电阻远小于它 的输出电阻， 就可以采用单一的、 集中式的 ｂｆｒ ｕｅ来 驱动整个时钟分配网络。当我们不太关心整个网络 的负载平衡时， 这种策略是合适的。
另一种可供选择的方式是将 ｂｆｒ ｕｅ分散到整个 时钟网络。当然这会使得布线面积增大， 但时钟信 号波形精确， 也较容易被控制。当连线电阻的影响 不可被忽略时， 这是一种必然的选择。采用分散的 ｂｆｒ ｕｅ设计， 一方面对时钟信号进行逐级放大， 另一 方面将局部时钟网络与上级网络分隔开。图 ２ 为一 种采用这种策略设计的带 ｂｆｒ ｕｅ的三级时钟分配网
绍了高性能 Ｃ Ｕ的时钟网络设计技术。 Ｐ
关键词 时钟分配网络， 时钟树， 时钟偏斜， 互连延迟
０ 引 言
在同步数字系统中， 时钟分配网络的设计直接 影响系统的性能。在逻辑设计阶段， 通常将时钟信 号作为简单的同步控制信号加以处理， 很少涉及时 钟信号的物理特性。在实际的数字系统物理设计实 现中， 时钟分配网络的设计规划、 时钟信号的具体布 局、 布线方式直接影响系统的性能和可靠性， 并直接 决定了芯片／ 系统的功耗。 在数字系统中， 时钟信号具有下述特征： 负载 大， 连线距离长， 信号的翻转率高。由于时钟信号通
图５ ０ Ｍ ｌ．微处理器全局时钟分配网络 Ｎ Ａｐ ６ － ０ ｌ
Ｇ Ｌ 经过几级 ｂｆ： ＣＫ ｕｅ后由局部时钟和局部条
件时钟来进行控制 ， 这种门控时钟的布局、 布线策略
有利于降低功耗， 对局部时钟偏斜调度也更加灵活， 进而可以采用时间借调技术， 提高整个系统的时钟 频率。在 Ｇ Ｌ ＣＫ网络内的所有连线被电源／ 地线侧
．
口
． ．
口
一
全 局 时钟 信 号
．．声
＿ ＿
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拼执一 一
ＧＣ Ｇ ｉ Ｌ Ｋ ｒ ｄ
Ｄ Ｋ低时钟偏斜ｂｆｅ Ｓ： ｕｆｒ
十局时分， 部钟配
图７ 第一代 】 ｎ ｍ的时钟分配网络 ｔｉ ａｕ
常用来同步或者控制芯片／ 系统中的各个设计部分
络。
１１ 带 ｂｆｒ ． ｕｅ 的时钟树 在ＶＳ 设计中， ＩＩ 最普遍采用的时钟信号分配策 略就是在时钟源和时钟通路上加 ｂｆｒ ｕｅ构成树状结 ｆ 构。时钟源作为树的根， 树的初级部分作为主干， 驱 动每个寄存器的各条通路作为树的分枝， 被驱动的 寄存器作为叶子节点。另外， 时钟树的 ｍｓ结构有 ｅ ｈ 时也会被采用。Ｍ ｓ 结构被认为是对标准形式的 ｅ ｈ 扩展， 它能有效的减少连线电阻和时钟偏斜。时钟 树结构如图 １ 所示。
个时钟周期门延迟数在逐渐减少， ２０４ 从 １ 的每时 ６
钟周期 １ 个门延迟 ， ２１４ １ 个门延迟， ６ 到 １ 的 ４ ６ 再到 ２２４ １ 个。 １６ 的 ２
必须是注人分支点连线电阻Ｚ＋的２ 对 Ｘ树而 ｋ１ 倍， 一
言是 ４ 倍。
功耗问 题是设计Ａ ｈ 系列微处理器时钟网络 ｌａ ｐ
第Ｉ ｔ ｕ ｉ 代Ｉｎｍ微处理器时钟分配网络［ ａ ２ ｌ 包括３
个部分： 全局时钟和区域时钟分布都采用平衡树结 构， 局部时钟分配采用多个局部时钟 ｂｆｒ ｕｅ对寄存 器进行驱动。另外， 存在一个与全局时钟同时分布 的参考时钟， 它在区域时钟中被用来对时钟偏斜进 行调整。全局时钟信号从时钟源（ 芯片上的 ＰＬ 出 Ｌ） 发， Ｈ树型结构分布到 ８ 沿着 一 个低时钟偏斜簇之 一， 而每个低时钟偏斜簇又包括最多 ４ 个低时钟偏 斜 ｂｆｒ ｕｅ 。全局时钟树采用最高 ２ 层金属布线， 为了 避免电容和电感祸合效应 ， 它与电源和地线进行侧 向屏蔽。 第 １ Ｉｎ ｍ的时钟网络如图７ ｉ 代 ｔｕ ａ 所示。
第２ Ｉｎｍ微处理器的时钟网络［采用平 ｉ 代 ｔｕ ａ ［ ３ ］
衡的多级 Ｈ树结构实现， 一 如图８ 所示。 时钟网络分为两级： 一级布线（１ ＬＲ 采用差分 ）
高技术通讯 ２０． ０４增刊
高性能 Ｃ Ｕ时钟网络设计技术 Ｐ
刘 军① 胡建国 刘 龙 曾献君
（ 国防科学技术大学计算机学院 长沙４０７） １ ３ ０
摘 要 讨论了 物理设计中时钟网络的设计技术， 并以现有的ＣＵ时钟网络的为例， Ｐ 介
２ 时钟分配网络技术在高性能 ＣＵ Ｐ
中的应用
时钟网络的性能直接影响高性能 ＣＵ的性能 Ｐ 和可靠性， 如何设计高性能的时钟分配网络、 减少时 钟偏斜、 如何利用时钟分配网络的有效时钟偏斜及 降低时钟系统的功耗， 一直是高性能 ＣＵ设计实现 Ｐ 所要研究的热点。
有用的时钟偏斜（ｍ Ｂｒｗ ｇ的概念已经得到了 ｔｅ ｉ ） ｉ ｏ ｎ ｏ ｒ
来源。一个 ｂｆｒ ｕｅ所能驱动的下一级 ｂｆｒ ｕｅ的数量 由源驱动 ｂｆｒ ｕｅ的电流强度以及 目的 ｂｆ： ｕｅ的电容 大小来共同决定。时序通路上的最后一级 ｂｆｒ ｕｅ输 出对寄存器／ 存储元件的时钟控制信号。传统的时 钟网络设计的主要目 标是使得时钟信号到达各个寄 存器的时间精确一致， 但这个目 标难以实现。目 前，
向 和纵向屏蔽。Ａ ｈ ２ ６ 的层次式的时钟分配 ｌａ ４ ｐ １ ２
网络如图 ６ 所示。
．． 月 泊自侧 脚
图８ ｅ ＝ 的时钟网络 Ｉｍ ２ ｔ
图‘ Ａ ａ ６ 的层次式时钟分配网络 ｌ ２ ４ ｈ ２ ｐ １ ２２ ｔ ｉ 系列微处理器 ． Ｉｎ ｍ ａｕ
广泛的应用 ， 为了提高系统性能和可靠性 ， 根据局部 数据通路的特性， 可以有意地引人正的或负的时钟 偏斜 。
２１ ｐａ ． Ａ ｈ 微处理器系列时钟系 ｌ 统设计 ＤＣＣ ｐ Ａ ａ ｑ ｈ微处理器系列代表了高速 Ｅ／ｏ ａ ｌ ｍ ｐ 微 处理器技术发展的一个里程碑。Ａ ｈ ２ ６ 时 ｌ ａ ４ ｐ １ ０
所应考虑的主要问题， 其时钟 网络的功耗 占整个
ＣＵ Ｐ 功耗的４％一 ４ Ａ ｈ ２ ６ 采用分散在 ０ ４％． ａ ４ ｌ １ ｐ ２
整个芯片上的网格状的两相全局时钟（ ＣＫ ， Ｇ Ｌ ）使得
时钟网络的功耗被分散到整个芯片上去。Ａ ｈ ｌａ ｐ ２ ６是Ａ ｈ ＣＵ系列中 １ ４ ｌａ ２ ｐ Ｐ 第一款采用层次式时钟
Ａ ｈ２ ６ １ ４ ｌａ ４ 采用单相时钟信号， ｐ １［ ０ 通过５ 级
ｂｆｒ ｕｅ进行分配。整个时钟网络由 １ 个单独的单 ４ ５ 元组成。每一单元包括 ４ ｂｆｒ 级 ｕｅ， 与最后的输出相 连， 驱动就近的寄存器。这些 ｂｆｒ ｕｅ构成一棵树， 如
图４ 所示 。
｝ ）
１２ 对称的 Ｈ树时钟分配网络 ． － Ｈ树时钟分配网络采用层次式的、 一 平面对称式 的 Ｈ树或 Ｘ树结构， 一 一 如图３ 所示。这种结构使得各 时序通路有着相同的拓扑结构， 有利于减少局部的 时钟偏斜。主时钟驱动器位于主“ ＇ Ｈ， 型结构的中 心， 时钟信号的分布通过逐级缩小的“ ＇ Ｈ’ 型结构向 前推进，一 Ｈ树的叶子节点直接驱动寄存器或通过局 部ｂｆｒ ｕｅ放大后驱动寄存器， 这种时钟网络分配方 式理论上可以使得每条时钟通路上都具有相同的延 迟。导致时钟通路上延迟不一致的主要原因是工艺 的变化对连线电阻及 ｂｆｒ ｕｅ物理延迟的影响。采用 ｆ Ｈ树结构的时钟分配网络的时钟偏斜的大小取决于 一 器件的物理尺寸、 对半导体工艺的控制以及 ｂｆｒ ｕｅ 和锁存器在该结构中的插人深度。在层次式 Ｈ树 一 结构中， 当时钟信号逐级传播时， 互连线的宽度也是 逐级递减的。这种方式使得时钟信号在分支点处的 反射最小。特别是， 从分支点发出的连线电阻 Ｚ＋ ｋ１
钟频率为２０ Ｈ ， ０Ｍ ｚ即每一个局部数据通路时钟周期 都是５ 每一时钟周期近似地表示为 １ 个门延 ｎ， ｓ ６
时钟源
迟［。 ‘ 它假定时钟偏斜的影响是全局而不是局部 〕
的。为了设计和分析这种高速系统的功能， 要求对
各动态逻辑门和互连线的特征进行模拟。
图２ 带三级 ｂｆｒ ｕ ｅ 的时钟分配网络
小的时钟偏斜， 两级布线都具有延迟可调的特性。 这种结构通过让电源电流回路靠近时钟信号线提供 对电感效应的屏蔽。在考虑时钟树实际的物理布 局、 布线时， 将整个芯片／ 系统大致分为四个负载区， 再对各负载区内的主要根节点定义初始的“ 保留通 道” 。从时钟源发出的全局时钟信号首先与主驱动 器相连， 再由主驱动器与各负载区域相连。这种方 式给顶层预布局充分的自由， 对各模块设计者而言， 顶层时钟布局、 布线是透明的。第 ３ Ｉｎ ｍ微处 代 ｔｉ ａｕ 理器的时钟网络基本上是沿用了第 ２ 代的物理布 局、 布线技术， 主要是引人了基于融合的时钟偏斜调 度技术， 使得芯片／ 系统的时钟偏斜大幅降低。第 ３ 代 Ｉｎ ｍ的时钟网络如图９ ｔｉ ａｕ 所示。
． 口
布线方式， 可以有效的减少电源抖动噪音、 共模及差 模输人噪音和信号的翻转率， 而且重度屏蔽也能减 少对系统的藕合噪音； 二级布线（２ ） ＬＲ 采用非差分 布线方式和控制 ｂｆｒ逻辑门） ｕｅ （ 。为了获得尽可能
月
） 时 ａ： 日一 钟［ ｝ ： ，
｛｝ ＞ ｝ －
圈４ Ｅ Ａ口 Ｄ Ｃ ．橄处理器时钟分配网络 ｌ
第２ ｍ ） 层金属（ ２垂直放置， 减少 ｂｆｒ ｕｅ树前 ４ 级所累积的时钟偏斜。主信号布线采用顶层金属 （３实现， ｍ） 有利于减少连线电阻， 提高性能。
第 ２代 Ａ ｈ ｐ ｌ ａ通用微处理器被称为 Ａ ｈ ｌａ ｐ ２１ ． ｈ系列第３ １４ Ａ ａ ６ ｌ ｐ 代是Ａ ｈ ２ ６。它们的每 ｌ ａ ４ ｐ １ ２
图 １ 时钟分配网络的结构
了高性能 ＣＵ的时钟网络设计技术。 Ｐ
１ 时钟分配网络设计策略
高性能的时钟分配网络设计的主要 目 标是： 在 确保不发生数据穿透的条件下， 通过在全系统范围 内对时钟偏斜进行调度， 使得时钟偏斜尽可能小， 从 而提高芯片操作频率， 这个过程被称为时钟偏斜调 度。在进行时钟系统物理布局、 布线的时候， 应充分 考虑到所采用的时钟分配网络的设计策略和拓扑结 构。时钟网络的设计与分配一直是数字系统设计实 现的研究热点， 出现了多种时钟分配策略， 在物理实 现中各有优点， 其中最通常的方式是采用加 ｂｆｒ ｕｅ 的时钟树， 这是一种非对称结构。与此相对， Ｈ 像 － 树这种对称结构也常被用作高速时钟信号的分配网
络结构。
在时钟网络中插人 ｂｆｒ ｕｅ的级数取决于寄存器 和互连线的负载电容以及所允许的时钟偏斜，ｕｅ Ｂｆｒ 及其互连线的延时差是时钟网络中时钟偏斜的主要
男， ７年生， 生； １８ ９ 硕士 研究方向： 高性能微处理器的 时钟系 统与布局、 联系 布线； 人。
１ ｎ人
刘 军等： 高性能 Ｃ Ｕ时钟网络设计技术 Ｐ
的具体操作， 设计实现时要求时钟信号的波形具有 很高的质量， 即必须干净和陡峭， 时钟信号的翻转时 间短。此外， 物理设计中对时钟信号延迟的控制必 须特别小 Ｌ， ＂ 因为时钟信号延迟误差会直接导致数
据穿透 、 数据失效的发生。 本文讨论物理设计 中时钟分配网络的设计技 术， 并以高性能 ＣＵ的时钟网络的设计为例， Ｐ 介绍
设计的芯片。全局时钟信号 Ｇ Ｌ 通过上千个缓冲 ＣＫ 器和逻辑门来驱动寄存器， 如图５ 所示。
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高技术通讯 ２０ ． ０４增刊
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（ 收稿日 ２０－ － ） 期： ４ ３ｉ ０ ０ ｓ
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如果时钟源的驱动 ｂｆｒ ｕｅ 的连线电阻远小于它 的输出电阻， 就可以采用单一的、 集中式的 ｂｆｒ ｕｅ来 驱动整个时钟分配网络。当我们不太关心整个网络 的负载平衡时， 这种策略是合适的。
另一种可供选择的方式是将 ｂｆｒ ｕｅ分散到整个 时钟网络。当然这会使得布线面积增大， 但时钟信 号波形精确， 也较容易被控制。当连线电阻的影响 不可被忽略时， 这是一种必然的选择。采用分散的 ｂｆｒ ｕｅ设计， 一方面对时钟信号进行逐级放大， 另一 方面将局部时钟网络与上级网络分隔开。图 ２ 为一 种采用这种策略设计的带 ｂｆｒ ｕｅ的三级时钟分配网
绍了高性能 Ｃ Ｕ的时钟网络设计技术。 Ｐ
关键词 时钟分配网络， 时钟树， 时钟偏斜， 互连延迟
０ 引 言
在同步数字系统中， 时钟分配网络的设计直接 影响系统的性能。在逻辑设计阶段， 通常将时钟信 号作为简单的同步控制信号加以处理， 很少涉及时 钟信号的物理特性。在实际的数字系统物理设计实 现中， 时钟分配网络的设计规划、 时钟信号的具体布 局、 布线方式直接影响系统的性能和可靠性， 并直接 决定了芯片／ 系统的功耗。 在数字系统中， 时钟信号具有下述特征： 负载 大， 连线距离长， 信号的翻转率高。由于时钟信号通
图５ ０ Ｍ ｌ．微处理器全局时钟分配网络 Ｎ Ａｐ ６ － ０ ｌ
Ｇ Ｌ 经过几级 ｂｆ： ＣＫ ｕｅ后由局部时钟和局部条
件时钟来进行控制 ， 这种门控时钟的布局、 布线策略
有利于降低功耗， 对局部时钟偏斜调度也更加灵活， 进而可以采用时间借调技术， 提高整个系统的时钟 频率。在 Ｇ Ｌ ＣＫ网络内的所有连线被电源／ 地线侧
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全 局 时钟 信 号
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十局时分， 部钟配
图７ 第一代 】 ｎ ｍ的时钟分配网络 ｔｉ ａｕ
常用来同步或者控制芯片／ 系统中的各个设计部分
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１１ 带 ｂｆｒ ． ｕｅ 的时钟树 在ＶＳ 设计中， ＩＩ 最普遍采用的时钟信号分配策 略就是在时钟源和时钟通路上加 ｂｆｒ ｕｅ构成树状结 ｆ 构。时钟源作为树的根， 树的初级部分作为主干， 驱 动每个寄存器的各条通路作为树的分枝， 被驱动的 寄存器作为叶子节点。另外， 时钟树的 ｍｓ结构有 ｅ ｈ 时也会被采用。Ｍ ｓ 结构被认为是对标准形式的 ｅ ｈ 扩展， 它能有效的减少连线电阻和时钟偏斜。时钟 树结构如图 １ 所示。
个时钟周期门延迟数在逐渐减少， ２０４ 从 １ 的每时 ６
钟周期 １ 个门延迟 ， ２１４ １ 个门延迟， ６ 到 １ 的 ４ ６ 再到 ２２４ １ 个。 １６ 的 ２
必须是注人分支点连线电阻Ｚ＋的２ 对 Ｘ树而 ｋ１ 倍， 一
言是 ４ 倍。
功耗问 题是设计Ａ ｈ 系列微处理器时钟网络 ｌａ ｐ
第Ｉ ｔ ｕ ｉ 代Ｉｎｍ微处理器时钟分配网络［ ａ ２ ｌ 包括３
个部分： 全局时钟和区域时钟分布都采用平衡树结 构， 局部时钟分配采用多个局部时钟 ｂｆｒ ｕｅ对寄存 器进行驱动。另外， 存在一个与全局时钟同时分布 的参考时钟， 它在区域时钟中被用来对时钟偏斜进 行调整。全局时钟信号从时钟源（ 芯片上的 ＰＬ 出 Ｌ） 发， Ｈ树型结构分布到 ８ 沿着 一 个低时钟偏斜簇之 一， 而每个低时钟偏斜簇又包括最多 ４ 个低时钟偏 斜 ｂｆｒ ｕｅ 。全局时钟树采用最高 ２ 层金属布线， 为了 避免电容和电感祸合效应 ， 它与电源和地线进行侧 向屏蔽。 第 １ Ｉｎ ｍ的时钟网络如图７ ｉ 代 ｔｕ ａ 所示。
第２ Ｉｎｍ微处理器的时钟网络［采用平 ｉ 代 ｔｕ ａ ［ ３ ］
衡的多级 Ｈ树结构实现， 一 如图８ 所示。 时钟网络分为两级： 一级布线（１ ＬＲ 采用差分 ）
高技术通讯 ２０． ０４增刊
高性能 Ｃ Ｕ时钟网络设计技术 Ｐ
刘 军① 胡建国 刘 龙 曾献君
（ 国防科学技术大学计算机学院 长沙４０７） １ ３ ０
摘 要 讨论了 物理设计中时钟网络的设计技术， 并以现有的ＣＵ时钟网络的为例， Ｐ 介
２ 时钟分配网络技术在高性能 ＣＵ Ｐ
中的应用
时钟网络的性能直接影响高性能 ＣＵ的性能 Ｐ 和可靠性， 如何设计高性能的时钟分配网络、 减少时 钟偏斜、 如何利用时钟分配网络的有效时钟偏斜及 降低时钟系统的功耗， 一直是高性能 ＣＵ设计实现 Ｐ 所要研究的热点。
有用的时钟偏斜（ｍ Ｂｒｗ ｇ的概念已经得到了 ｔｅ ｉ ） ｉ ｏ ｎ ｏ ｒ
来源。一个 ｂｆｒ ｕｅ所能驱动的下一级 ｂｆｒ ｕｅ的数量 由源驱动 ｂｆｒ ｕｅ的电流强度以及 目的 ｂｆ： ｕｅ的电容 大小来共同决定。时序通路上的最后一级 ｂｆｒ ｕｅ输 出对寄存器／ 存储元件的时钟控制信号。传统的时 钟网络设计的主要目 标是使得时钟信号到达各个寄 存器的时间精确一致， 但这个目 标难以实现。目 前，
向 和纵向屏蔽。Ａ ｈ ２ ６ 的层次式的时钟分配 ｌａ ４ ｐ １ ２
网络如图 ６ 所示。
．． 月 泊自侧 脚
图８ ｅ ＝ 的时钟网络 Ｉｍ ２ ｔ
图‘ Ａ ａ ６ 的层次式时钟分配网络 ｌ ２ ４ ｈ ２ ｐ １ ２２ ｔ ｉ 系列微处理器 ． Ｉｎ ｍ ａｕ
广泛的应用 ， 为了提高系统性能和可靠性 ， 根据局部 数据通路的特性， 可以有意地引人正的或负的时钟 偏斜 。
２１ ｐａ ． Ａ ｈ 微处理器系列时钟系 ｌ 统设计 ＤＣＣ ｐ Ａ ａ ｑ ｈ微处理器系列代表了高速 Ｅ／ｏ ａ ｌ ｍ ｐ 微 处理器技术发展的一个里程碑。Ａ ｈ ２ ６ 时 ｌ ａ ４ ｐ １ ０
所应考虑的主要问题， 其时钟 网络的功耗 占整个
ＣＵ Ｐ 功耗的４％一 ４ Ａ ｈ ２ ６ 采用分散在 ０ ４％． ａ ４ ｌ １ ｐ ２
整个芯片上的网格状的两相全局时钟（ ＣＫ ， Ｇ Ｌ ）使得
时钟网络的功耗被分散到整个芯片上去。Ａ ｈ ｌａ ｐ ２ ６是Ａ ｈ ＣＵ系列中 １ ４ ｌａ ２ ｐ Ｐ 第一款采用层次式时钟
Ａ ｈ２ ６ １ ４ ｌａ ４ 采用单相时钟信号， ｐ １［ ０ 通过５ 级
ｂｆｒ ｕｅ进行分配。整个时钟网络由 １ 个单独的单 ４ ５ 元组成。每一单元包括 ４ ｂｆｒ 级 ｕｅ， 与最后的输出相 连， 驱动就近的寄存器。这些 ｂｆｒ ｕｅ构成一棵树， 如
图４ 所示 。
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１２ 对称的 Ｈ树时钟分配网络 ． － Ｈ树时钟分配网络采用层次式的、 一 平面对称式 的 Ｈ树或 Ｘ树结构， 一 一 如图３ 所示。这种结构使得各 时序通路有着相同的拓扑结构， 有利于减少局部的 时钟偏斜。主时钟驱动器位于主“ ＇ Ｈ， 型结构的中 心， 时钟信号的分布通过逐级缩小的“ ＇ Ｈ’ 型结构向 前推进，一 Ｈ树的叶子节点直接驱动寄存器或通过局 部ｂｆｒ ｕｅ放大后驱动寄存器， 这种时钟网络分配方 式理论上可以使得每条时钟通路上都具有相同的延 迟。导致时钟通路上延迟不一致的主要原因是工艺 的变化对连线电阻及 ｂｆｒ ｕｅ物理延迟的影响。采用 ｆ Ｈ树结构的时钟分配网络的时钟偏斜的大小取决于 一 器件的物理尺寸、 对半导体工艺的控制以及 ｂｆｒ ｕｅ 和锁存器在该结构中的插人深度。在层次式 Ｈ树 一 结构中， 当时钟信号逐级传播时， 互连线的宽度也是 逐级递减的。这种方式使得时钟信号在分支点处的 反射最小。特别是， 从分支点发出的连线电阻 Ｚ＋ ｋ１
钟频率为２０ Ｈ ， ０Ｍ ｚ即每一个局部数据通路时钟周期 都是５ 每一时钟周期近似地表示为 １ 个门延 ｎ， ｓ ６
时钟源
迟［。 ‘ 它假定时钟偏斜的影响是全局而不是局部 〕
的。为了设计和分析这种高速系统的功能， 要求对
各动态逻辑门和互连线的特征进行模拟。
图２ 带三级 ｂｆｒ ｕ ｅ 的时钟分配网络
小的时钟偏斜， 两级布线都具有延迟可调的特性。 这种结构通过让电源电流回路靠近时钟信号线提供 对电感效应的屏蔽。在考虑时钟树实际的物理布 局、 布线时， 将整个芯片／ 系统大致分为四个负载区， 再对各负载区内的主要根节点定义初始的“ 保留通 道” 。从时钟源发出的全局时钟信号首先与主驱动 器相连， 再由主驱动器与各负载区域相连。这种方 式给顶层预布局充分的自由， 对各模块设计者而言， 顶层时钟布局、 布线是透明的。第 ３ Ｉｎ ｍ微处 代 ｔｉ ａｕ 理器的时钟网络基本上是沿用了第 ２ 代的物理布 局、 布线技术， 主要是引人了基于融合的时钟偏斜调 度技术， 使得芯片／ 系统的时钟偏斜大幅降低。第 ３ 代 Ｉｎ ｍ的时钟网络如图９ ｔｉ ａｕ 所示。
． 口
布线方式， 可以有效的减少电源抖动噪音、 共模及差 模输人噪音和信号的翻转率， 而且重度屏蔽也能减 少对系统的藕合噪音； 二级布线（２ ） ＬＲ 采用非差分 布线方式和控制 ｂｆｒ逻辑门） ｕｅ （ 。为了获得尽可能
月
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圈４ Ｅ Ａ口 Ｄ Ｃ ．橄处理器时钟分配网络 ｌ
第２ ｍ ） 层金属（ ２垂直放置， 减少 ｂｆｒ ｕｅ树前 ４ 级所累积的时钟偏斜。主信号布线采用顶层金属 （３实现， ｍ） 有利于减少连线电阻， 提高性能。
第 ２代 Ａ ｈ ｐ ｌ ａ通用微处理器被称为 Ａ ｈ ｌａ ｐ ２１ ． ｈ系列第３ １４ Ａ ａ ６ ｌ ｐ 代是Ａ ｈ ２ ６。它们的每 ｌ ａ ４ ｐ １ ２
图 １ 时钟分配网络的结构
了高性能 ＣＵ的时钟网络设计技术。 Ｐ
１ 时钟分配网络设计策略
高性能的时钟分配网络设计的主要 目 标是： 在 确保不发生数据穿透的条件下， 通过在全系统范围 内对时钟偏斜进行调度， 使得时钟偏斜尽可能小， 从 而提高芯片操作频率， 这个过程被称为时钟偏斜调 度。在进行时钟系统物理布局、 布线的时候， 应充分 考虑到所采用的时钟分配网络的设计策略和拓扑结 构。时钟网络的设计与分配一直是数字系统设计实 现的研究热点， 出现了多种时钟分配策略， 在物理实 现中各有优点， 其中最通常的方式是采用加 ｂｆｒ ｕｅ 的时钟树， 这是一种非对称结构。与此相对， Ｈ 像 － 树这种对称结构也常被用作高速时钟信号的分配网
络结构。
在时钟网络中插人 ｂｆｒ ｕｅ的级数取决于寄存器 和互连线的负载电容以及所允许的时钟偏斜，ｕｅ Ｂｆｒ 及其互连线的延时差是时钟网络中时钟偏斜的主要
男， ７年生， 生； １８ ９ 硕士 研究方向： 高性能微处理器的 时钟系 统与布局、 联系 布线； 人。
１ ｎ人
刘 军等： 高性能 Ｃ Ｕ时钟网络设计技术 Ｐ
的具体操作， 设计实现时要求时钟信号的波形具有 很高的质量， 即必须干净和陡峭， 时钟信号的翻转时 间短。此外， 物理设计中对时钟信号延迟的控制必 须特别小 Ｌ， ＂ 因为时钟信号延迟误差会直接导致数
据穿透 、 数据失效的发生。 本文讨论物理设计 中时钟分配网络的设计技 术， 并以高性能 ＣＵ的时钟网络的设计为例， Ｐ 介绍