基于fpga的计数器的程序设计
基于FPGA的计数器的程序的设计方案
基于FPGA的计数器的程序设计方案1.1 FPGA简介FPGA（Field－Progrmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。
它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
自1985 年Xilinx 公司推出第一片中大规模现场可编程逻辑器件(FP2GA) 至今,FPGA 已经历了十几年的历。
在这十几年的过程中,可编程器件有了惊人的发展:从最初的1200 个可利用门,到今天的25 万可利用门,规模增大了200 多倍; FPGA 供应商也从Xilinx 的一枝独秀,到今天近20 个厂商的分庭抗争;FPGA 从单一的基于SRAM结构到今天各种结构类型的出现,都充分体现了可编程器件这一巨大市场的吸引力。
FPGA 不仅可以解决电子系统小型化、低功耗、高可靠性等问题,而且其开发周期短、开发软件投入少、芯片价格不断降低。
由于目前电子产品生命周期相对缩短,相近功能产品的派生设计增多等特点,促使FPGA 越来越多地取代了ASIC 的市场,特别是对国内众多的科研单位来说,小批量、多品种的产品需求,使得FPGA 成为首选。
1.2 硬件描述语言VHDL特点功能强大、设计灵活。
VHDL具有功能强大的语言结构，可以用简洁明确的源代码来描述复杂的逻辑控制。
它具有多层次的设计描述功能，层层细化，最后可直接生成电路级描述。
VHDL支持同步电路、异步电路和随机电路的设计，这是其他硬件描述语言所不能比拟的。
VHDL还支持各种设计方法，既支持自底向上的设计，又支持自顶向下的设计；既支持模块化设计，又支持层次化设计。
支持广泛、易于修改。
由于VHDL已经成为IEEE标准所规范的硬件描述语言，目前大多数EDA工具几乎都支持VHDL，这为VHDL的进一步推广和广泛应用奠定了基础。
基于fpga的计数器设计代码
基于fpga的计数器设计代码基于FPGA的计数器设计代码介绍：来自电子系统设计实验课程的一个项目，要求编写一段基于FPGA 的计数器设计代码，但是考虑到本实验课程源自一门免费的开源课程，因此无法提供实际的设备来验证此设计代码，但是可以通过模拟环境进行测试以确保实现正确设计功能，本文将介绍如何利用FPGA对计数器进行设计。
实现方法：1.首先需要确定将用哪种FPGA芯片来实现计数器功能，例如Xilinx Spartan-6的FPGA。
2.然后确定使用哪种电路来实现计数器功能，可以使用逻辑器件来实现，例如可以使用多路触发器、多变量单位、或是查找表等电路。
3.接下来就是根据前面两步的确定，开始编写实现计数器设计的代码，例如VHDL语言或Verilog语言。
4.最后进行代码仿真，使用设计的代码来仿真计数器的功能，以确保代码完全正确。
示例代码：下面是一段可以实现计数器设计的代码，采用的是VHDL语言：--计数器设计代码LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY COUNTER ISPORT (reset : IN STD_LOGIC;clk : IN STD_LOGIC;count : OUT STD_LOGIC_VECTOR (7 DOWNTO 0));END COUNTER;ARCHITECTURE RTL OF COUNTER ISBEGINPROCESS(clk, reset)BEGINIF (reset='1') THENcount <= '00000000'; --初始值为0ELSIF (clk='1' and clk'EVENT) THENcount <= count + 1; --正常的计数END IF;END PROCESS;END RTL;以上代码可以实现一个八位的计数器，当reset为高电平时，计数器初始值为0，每次当clk上升沿时，计数器递增1，当计数器到达最大值255时，再次上升时从0开始重复计数。
基于FPGA的定时器计数器的设计与实现
基于FPGA的定时器/计数器的设计与实现摘要本课题旨在用EDA工具与硬件描述语言设计一个基于Altera公司的FPGA 16位计数器\定时器，可对连续和非连续脉冲进行计数，并且计数器在具有计数定时功能基础上，实现简单脉宽调制功能和捕获比较功能。
本设计采用QuartusII编译开发工具使用VerilogHDL 设计语言进行设计，并采用了由上而下的设计方法对计数器进行设计，体现了VerilogHDL 在系统级设计上自上而下设计风格的优点。
本设计中采用了三总线的设计方案，使设计更加简洁与规范。
本设计所有模块与功能均在Quartus II 7.0_1.4G_Liwz版本下通过编译与仿真，实现了定时器/计数器的设计功能。
关键词：VerilogHDL硬件描述语言；QuartusII；FPGA；定时器/计数器FPGA-based timer / counter design and implementationThis topic aims to use EDA tools to design a 16 bit counter \ timer based on Altera's FPGA by hardware descripe language, which can count continuous and discontinuous pulset, and the counter with the function of capture and PWM. This design uses VerilogHDL language and top-down design method to design the counter on QuartusII compile tool, the design reflect the advantages of VerilogHDL top-down design in system-level design. The design uses a three-bus design, which make design much more specifications and concise. The design and function of all modules are compiled and simulationed on the Quartus II 7.0_1.4G_Liwz versions, and achieve the timer / counter’s features.Key words: VerilogHDL hardware description language; QuartusII; FPGA; timer / counter河北大学2011届本科生毕业论文（设计）目录引言 (1)1 计数器设计方式选择与论证 (4)1.1 计数器实现方案论证 (4)1.2 设计方式选择认证 (4)1.2.1 自下而上的设计方法 (4)1.2.2 自上而下的设计方法 (4)1.2.3 混合的设计方法 (5)2 计数器整体设计方案 (6)3 计数器/定时器各种工作方式的设计 (8)3.1 计数模块 (8)3.1.1 位加计数器模块 (8)3.1.2 位减计数器 (9)3.2 顶层模块设计 (11)4 总结 (19)谢辞........................................ 错误!未定义书签。
基于FPGA的定时器计数器的设计与实现
基于FPGA的定时器/计数器的设计与实现摘要本课题旨在用EDA工具与硬件描述语言设计一个基于Altera公司的FPGA 16位计数器\定时器，可对连续和非连续脉冲进行计数，并且计数器在具有计数定时功能基础上，实现简单脉宽调制功能和捕获比较功能。
本设计采用QuartusII编译开发工具使用VerilogHDL 设计语言进行设计，并采用了由上而下的设计方法对计数器进行设计，体现了VerilogHDL 在系统级设计上自上而下设计风格的优点。
本设计中采用了三总线的设计方案，使设计更加简洁与规范。
本设计所有模块与功能均在Quartus II 7.0_1.4G_Liwz版本下通过编译与仿真，实现了定时器/计数器的设计功能。
关键词：VerilogHDL硬件描述语言；QuartusII；FPGA；定时器/计数器FPGA-based timer / counter design and implementationThis topic aims to use EDA tools to design a 16 bit counter \ timer based on Altera's FPGA by hardware descripe language, which can count continuous and discontinuous pulset, and the counter with the function of capture and PWM. This design uses VerilogHDL language and top-down design method to design the counter on QuartusII compile tool, the design reflect the advantages of VerilogHDL top-down design in system-level design. The design uses a three-bus design, which make design much more specifications and concise. The design and function of all modules are compiled and simulationed on the Quartus II 7.0_1.4G_Liwz versions, and achieve the timer / counter’s features.Key words: VerilogHDL hardware description language; QuartusII; FPGA; timer / counter河北大学2011届本科生毕业论文（设计）目录引言 (1)1 计数器设计方式选择与论证 (4)1.1 计数器实现方案论证 (4)1.2 设计方式选择认证 (4)1.2.1 自下而上的设计方法 (4)1.2.2 自上而下的设计方法 (4)1.2.3 混合的设计方法 (5)2 计数器整体设计方案 (6)3 计数器/定时器各种工作方式的设计 (8)3.1 计数模块 (8)3.1.1 位加计数器模块 (8)3.1.2 位减计数器 (9)3.2 顶层模块设计 (11)4 总结 (19)谢辞........................................ 错误!未定义书签。
基于FPGA的计数器的程序的设计方案
基于FPGA的计数器的程序设计方案1.1 FPGA简介FPGA（Field－Progrmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。
它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
自1985 年Xilinx 公司推出第一片中大规模现场可编程逻辑器件(FP2GA) 至今,FPGA 已经历了十几年的历。
在这十几年的过程中,可编程器件有了惊人的发展:从最初的1200 个可利用门,到今天的25 万可利用门,规模增大了200 多倍; FPGA 供应商也从Xilinx 的一枝独秀,到今天近20 个厂商的分庭抗争;FPGA 从单一的基于SRAM结构到今天各种结构类型的出现,都充分体现了可编程器件这一巨大市场的吸引力。
FPGA 不仅可以解决电子系统小型化、低功耗、高可靠性等问题,而且其开发周期短、开发软件投入少、芯片价格不断降低。
由于目前电子产品生命周期相对缩短,相近功能产品的派生设计增多等特点,促使FPGA 越来越多地取代了ASIC 的市场,特别是对国内众多的科研单位来说,小批量、多品种的产品需求,使得FPGA 成为首选。
1.2 硬件描述语言VHDL特点功能强大、设计灵活。
VHDL具有功能强大的语言结构，可以用简洁明确的源代码来描述复杂的逻辑控制。
它具有多层次的设计描述功能，层层细化，最后可直接生成电路级描述。
VHDL支持同步电路、异步电路和随机电路的设计，这是其他硬件描述语言所不能比拟的。
VHDL还支持各种设计方法，既支持自底向上的设计，又支持自顶向下的设计；既支持模块化设计，又支持层次化设计。
支持广泛、易于修改。
由于VHDL已经成为IEEE标准所规范的硬件描述语言，目前大多数EDA工具几乎都支持VHDL，这为VHDL的进一步推广和广泛应用奠定了基础。
基于FPGA的数字电子钟的设计与实现
基于FPGA的数字电⼦钟的设计与实现背景：本实验所有结果基于Quartus II 13.1 (64-bit)实现，实验过程采⽤⾃下⽽上⽬录⼀、基本功能设计与思路基本功能：能实现秒、分钟、⼩时的计数，计数结果清晰稳定的显⽰在 6 位数码管上。
1、动态显⽰模块该模块主要功能是通过数码管的动态扫描实现 6 位数码管显⽰计数结果，本模块由扫描模块scan_cnt6，位选控制模块 dig_select，数据选择控制模块 seg_select 以及译码模块 decoder 构成扫描模块 scan_cnt6模块功能：产⽣ 位选控制端dig_select 和数据选择端 code_select 模块所需要的地址信息，扫描时钟决定位选信号和数据切换的速度。
设计思路：利⽤74390芯⽚（P160 TTL 双⼗进制异步计数器）构建⼀个模六计数器，就是6进制计数器，利⽤计数到6（110）时，“q2”和“q1”为⾼电平，产⽣ ⼀个复位信号，加到74390的⾼电平有效的异步清0端“1CLR”上，使计数器回0，从⽽实现模六计数。
设计结果：cnt6模块设计图波形仿真：（默认为时序仿真）cnt6模块波形仿真图位选模块 dig_select模块功能：在地址端的控制下，产⽣位选信号。
设计思路：利⽤74138芯⽚（3线-8线译码器），当选通端输⼊端G1为⾼电平，选通端输⼊端G2AN和G2BN为低电平时，将扫描信号cnt6的输出作为输⼊信号，dig[5..0]是译码输出，输出低电平有效。
设计结果：dig_select模块设计图波形仿真：dig_select模块波形仿真图数据选择模块 seg_select模块功能：输⼊ 6 组数据，每组数据 4bit，本模块完成在地址端的控制下从6 组数据当中选择 1 组输出。
设计思路：利⽤74151芯⽚（P91 8选1数据选择器），在控制输⼊端GN为低电平时，将扫描信号的选择下，分别选中D[5..0]对应的输⼊信号输出为Y。
华中科技大学基于FPGA的十进制加减可逆计数器
实验名称：十进制加减可逆计数器实验组别:⑨实验人：XJY 班级：光信1102 学号：U201114XXX目标要求：利用实验板实现十进制加减可逆计数器设计，具体要求为：拨码开关键SW1为自动可逆加减功能键，当SW1为HIGH时，计数器实现自动可逆模十加减计数功能，即4个七段数码管上几乎同步显示0—1—2—3—4—…9—8—7—…0—1…的模十自动可逆加减计数结果；当SW1为LOW时，计数器按拨码开关键SW0的选择分别执行加减计数功能。
即当SW0为HIGH时，计数器实现模十加计数功能，即4个七段数码管上几乎同步显示0—1—2—3—4—…9——0—1…的模十加计数结果；当SW0为LOW时，8—7…的模十减计数结果。
实现原理：源码清单:`timescale 1ns / 1ps////////////////////////////////////////////////////////////////////////////////// // Company:// Engineer://// Create Date: 14:24:13 12/09/2013// Design Name:// Module Name: xjy// Project Name:// Target Devices:// Tool versions:// Description://// Dependencies://// Revision:// Revision 0.01 - File Created// Additional Comments://////////////////////////////////////////////////////////////////////////////////// module xjy(input clk,input SW1,input SW0,input clear,input reset,output reg[3:0] sl_reg,output reg [6:0]segdat_reg);reg [26:0] count;reg [3:0] q;reg x;always@(posedge clk)beginif(clear) beginsl_reg<=0;count<=0;endelsecount<=count+1;endalways@(posedge count[24]) //程序运行时用//always@(posedge count[4]) 程序模拟时使用beginif (reset) begin q<=0; x<=0; endelse begincase(SW1)1'd1:begincase(x)1'd0: beginif(q==4'd8) x<=1;q<=q+1;end1'd1: beginif(q==4'd1) x<=0;q<=q-1;endendcaseend1'd0:begincase(SW0)1'd0:beginif(q==4'd0) q<=4'd9;else q<=q-1;end1'd1:beginif(q==4'd9) q<=4'd0;else q<=q+1;endendcaseendendcaseendendalways@(q) // 数码管显示处理begincase(q)4'h0: segdat_reg = 7'b0000001; //04'h1: segdat_reg = 7'b1001111; //14'h2: segdat_reg = 7'b0010010; //24'h3: segdat_reg = 7'b0000110; //34'h4: segdat_reg = 7'b1001100; //44'h5: segdat_reg = 7'b0100100; //54'h6: segdat_reg = 7'b0100000; //64'h7: segdat_reg = 7'b0001111; //74'h8: segdat_reg = 7'b0000000; //84'h9: segdat_reg = 7'b0000100; //9default: segdat_reg = 7'b0111000; //Fendcaseendendmodule测试文件清单:`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////// // Company:// Engineer://// Create Date: 17:46:25 12/09/2013// Design Name: XJY// Module Name: D:/ISE/XJY/xjy/xjy_test.v// Project Name: xjy// Target Device:// Tool versions:// Description://// Verilog Test Fixture created by ISE for module: XJY //// Dependencies://// Revision:// Revision 0.01 - File Created// Additional Comments:////////////////////////////////////////////////////////////////////////////////// module xjy_test;// Inputsreg clk;reg SW1;reg clear;reg reset;// Outputswire [3:0] sl_reg;wire [6:0] segdat_reg;// Instantiate the Unit Under Test (UUT)XJY uut (.clk(clk),.SW1(SW1),.clear(clear),.reset(reset),.sl_reg(sl_reg),.segdat_reg(segdat_reg));always begin#10; clk=~clk;endinitial begin// Initialize Inputsclk = 0;SW1 = 0;SW0=1;clear =1;reset = 1;// Wait 60 ns for global cleat to finish#60;clear =0;// Wait 60 ns for global reset to finish#60;reset = 0;// Add stimulus hereendEndmodule管脚定义文件:#Created by Constraints Editor (xc3s100e-cp132-4) - 2013/12/10 NET "clk" TNM_NET = clk;TIMESPEC TS_clk = PERIOD "clk" 20 ns HIGH 50%;NET "segdat_reg[6]" LOC = L14;NET "segdat_reg[5]" LOC = H12;NET "segdat_reg[4]" LOC = N14;NET "segdat_reg[3]" LOC = N11;NET "segdat_reg[2]" LOC = P12;NET "segdat_reg[1]" LOC = L13;NET "segdat_reg[0]" LOC = M12;NET "sl_reg[0]" LOC = F12;NET "sl_reg[1]" LOC = J12;NET "sl_reg[2]" LOC = M13;NET "sl_reg[3]" LOC = K14;NET "clear" LOC = K3;NET "clk" LOC = B8;NET "SW1" LOC = L3;NET "clk" SLEW=FAST;NET "reset" LOC=B4;NET "SW0" LOC=P11;NET "SW1" LOC=L3;系统使用说明:clear 为程序开始按钮，定义为开发板的拨码开关SW3reset 为程序清零按钮，拨至低电位后显示清零，定义为拨码开关SW2SW1 为程序功能控制按钮，定义为拨码开关SW1SW0 为程序功能控制按钮，定义为拨码开关SW0系统功能与性能测试结果:实验开始之前将SW3，SW2，SW1，SW0，均调至HIGH实验开始调SW3(clear)，SW2(reset)为LOW当SW1为HIGH时，计数器实现自动可逆模十加减计数功能，即4个七段数码管上几乎同步显示0—1—2—3—4—…9—8—7—…0—1…的模十自动可逆加减计数结果；当SW1为LOW时，计数器按拨码开关键SW0的选择分别执行加减计数功能。
基于FPGA的计数器设计
EDA课程设计工程名称基于FPGA地计数器地设计专业班级通信102班学生姓名青瓜指导教师2013年 5 月28 日摘要本课程设计要完成一个1 位十进制计数器地设计.计数器是大规模集成电路中运用最广泛地结构之一.在模拟及数字集成电路设计当中, 灵活地选择与使用计数器可以实现很多复杂地功能, 可以大量减少电路设计地复杂度和工作量.讨论了一种可预置加减计数器地设计, 运用Ver ilog H DL 语言设计出了一种同步地可预置加减计数器, 该计数器可以根据控制信号分别实现加法计数和减法计数, 从给定地预置位开始计数, 并给出详细地VerilogHDL 源代码.最后, 设计出了激励代码对其进行仿真验证, 实验结果证明该设计符合功能要求, 可以实现预定地功能.关键词：计数器；VerilogHDL；QuartusⅡ；FPGA；AbstractThis course is designed to complete a one decimal counter design. The counter is LSI structure in one of the most widely used. In the analog and digital IC designs, the flexibility to select the counter can achieve a lot with the use of complex functions, can significantly reduce the complexity of circuit design and workload. Discusses a presettable down counter design, using Ver ilog H DL language designed a synchronous presettable down counter, the counter can be implemented according to the control signals are counted Addition and subtraction counting from a given the preset starts counting, and gives detailed VerilogHDL source code. Finally, the design of the incentive code its simulation, experimental results show that the design meets the functional requirements, you can achieve the intended function.Key words: Decimal counter。
毕设-基于FPGA的计算器设计
目录摘要 (I)Abstract (II)第一章引言 (1)1.1 课题研究的目的与意义 (1)1.2 国内外发展现状 (1)1.3 课题的主要技术路线 (2)第二章FPGA技术及硬件描述语言 (3)2.1FPGA技术的发展现状及与CPLD的比较 (3)2.2FPGA设计方法 (5)2.3利用硬件描述语言（HDL）的硬件电路设计方法 (6)2.4VHDL语言的特点 (7)2.5Quartus Ⅱ概述及其设计流程 (7)第三章系统总体设计 (10)3.1计算器的计算部分 (10)3.2计算器的存储部分 (10)3.3计算器的显示部分 (11)3.4计算器的输入部分 (12)第四章计算器的VHDL设计 (14)4.1 加法器的设计与仿真 (14)4.2 减法器的设计与仿真 (15)4.3 乘法器的设计与仿真 (16)4.4 除法器的设计与仿真 (18)第五章结束语 (20)致谢............................................................................................................................... 错误!未定义书签。
参考文献 . (21)附录 (22)基于FPGA的计算器设计摘要:本文介绍了一个简单计算器的设计，该设计采用了现场可编程逻辑器件FPGA设计，并基于硬件描述语言VHDL在Altera公司的Quartus Ⅱ软件上实现仿真。
系统由计算部分、存储部分、显示部分和输入部分四个部分组成，计算部分为加法器、减法器、乘法器和除法器，存储部分需要3个存储器来实现：内部累加器（acc）、输入寄存器（reg）以及结果暂存器（ans）。
显示部分由四个七段译码管组成，分别来显示输入数字，输入部分采用外接键盘，由0—9十个数字按键，加减乘除四个运算符按键，一个等号按键和一个清零按键组成的。
基于FPGA的计算器设计教材
基于FPGA的计算器设计摘要本文介绍了一个简单计算器的设计，该设计采用了现场可编程逻辑器件FPGA设计，并基于硬件描述语言VHDL在Altera公司的Quartus Ⅱ软件上实现仿真。
系统由计算部分、存储部分、显示部分和输入部分四个部分组成，计算部分为加法器、减法器、乘法器和除法器，存储部分需要3个存储器来实现：内部累加器（acc）、输入寄存器（reg）以及结果暂存器（ans）。
显示部分由四个七段译码管组成，分别来显示输入数字，输入部分采用外接键盘，由0—9十个数字按键，加减乘除四个运算符按键，一个等号按键和一个清零按键组成的。
通过外部的按键可以完成四位数之内的…加‟、…减‟、…乘‟、…除‟四种功能运算，其结构简单，易于实现。
关键词：FPGA；VHDL；计算器1 概述在国外，电子计算器在集成电路发明后，只用短短几年时间就完成了技术飞跃，经过激烈的市场竞争，现在的计算器技术己经相当成熟。
计算器已慢慢地脱离原来的“辅助计算工具”的功能定位，正向着多功能化、可编程化方向发展，在各个领域都得到了广泛的应用。
用计算器不仅可以实现各种各样复杂的数学计算还可以用来编制、运行程序，甚至解方程组，图形计算器还可以进行图形处理。
计算器内置的软件允许用户进行类似于对计算机的文件和目录管理等操作，允许用户对图形界面进行定制，同时各种新技术也被应用到计算器里使计算器功能越来越强大。
可以说，计算器就是一个“微微型”的计算机。
国内也有厂商利用计算器芯片开发新的产品，但对计算器技术的研究、计算器芯片的设计还处于起步阶段。
计算器的主要功能还是在于“计算”，不妨称之为“低档计算器”。
即便是对这种计算器，很多厂商也只从事计算器的组装、销售业务。
一些IC 设计公司、芯片提供商也开始研究计算器技术。
本次设计基于现场可编程逻辑器件FPGA进行设计，应用硬件描述语言VHDL编程并在Altera公司的Quartus Ⅱ软件上实现仿真。
需要进行计算器的常用运算功能的实现，通过外接键盘输入、LED数码显示来达成运算目的。
基于FPGA的计数器的设计
3）为225计数分频电路建立元件符号。
方法：先设置要建立原件符号的文件为顶层文件（project——set as top）,然后生成符号文件（File——create< update——create symbol file for current file），然后在当前工程下元件库中就有所产生的元器件了
实验操作要点及总结（记录实验过程中的重点、难点及遇到的问题、实验结果）：
实验成绩
指导老师签字
2、用多个D触发器级联构成多位的二进制计数器，将板载的50MHz时钟225分频，产生周期约1秒的分频时钟，编程下载，用LED灯观察输出的分频信号。
四、实验过程及结果记录
1、D触发器构成的一位二进制计数器
1）原理图
2）记录实验过程和仿真波形
2、D触发器级联构成的225计数电路
1）完成原理图输入编译；
实验报告九
基于FPGA的计数器的设计
一、实验目的
1、学习QuartusII软件的使用；
2、掌握计数器的工作原理和设计方法；
3、掌握用原理图输入设计计数器的全过程。
二、实验设备与器件
Altera公司的CycloneIII系列器件及相应的FPGA开发板，QuartusII软件等。
三、实验内容
1、以D触发器构成的一位二进制计数器（二分频器）为例，熟悉QuartusII软件设计过程；
fpga多通道脉冲计数器的设计与实现
标题：FPGA多通道脉冲计数器的设计与实现一、引言在现代科学研究和工程应用中，脉冲计数器作为一种重要的计数设备，被广泛应用于实验室测量、核物理学、天文学、粒子物理学以及通信系统等领域。
随着科学技术的进步，对脉冲计数器的性能和功能要求也越来越高。
本文将主要讨论FPGA多通道脉冲计数器的设计与实现，探讨其原理、架构以及实际应用。
二、多通道脉冲计数器概述多通道脉冲计数器是指同时能够计数多个输入通道脉冲信号的计数器。
它通常由多个计数通道、数字信号处理单元和控制单元组成。
在实际应用中，多通道脉冲计数器可以用于不同的测量场景，例如时间分辨测量、事件计数、频率测量等。
三、FPGA在脉冲计数器中的应用FPGA作为一种可编程逻辑器件，具有高速、低功耗、灵活性强等特点，被广泛应用于脉冲计数器的设计与实现中。
通过灵活的编程和并行计算能力，FPGA可以实现多通道脉冲计数器的同时处理多路信号，大大提高了计数器的计数速度和计数精度。
四、多通道脉冲计数器的设计要点1. 采样与计数：多通道脉冲计数器需要同时对多个信号进行采样，并将采样结果进行计数。
在设计时需要充分考虑采样频率、计数器精度以及信号同步等问题。
2. 数据处理与存储：多通道脉冲计数器还需要对采样后的数据进行数字信号处理，并将处理后的数据进行存储或后续分析。
在设计中需要考虑数据处理算法和存储器的容量。
3. 接口与通信：多通道脉冲计数器通常需要与外部设备进行数据交互，因此在设计中需要考虑接口标准和通信协议，以实现与外部设备的可靠通信。
五、FPGA多通道脉冲计数器的实现在实际设计中，为了实现多通道脉冲计数器，可以采用FPGA作为核心处理器，通过硬件描述语言（HDL）对其进行编程。
在编程过程中，需要考虑时序控制、数据处理、中断处理等多个方面，以保证多通道脉冲计数器的可靠性和稳定性。
六、实际应用案例以核物理实验中的脉冲计数器设计为例，我们可以看到FPGA多通道脉冲计数器在实际科学研究中的应用。
基于FPGA的可键盘控制计数电路的设计与实现
Ｖ０．９ １１ Ｎｏ． ８
电 子 设 计 工 程
Ｅｌ ｃｒ ｎ ｃ Ｄｅ ｉ ｎ Ｅｎ ｉ ｅ ｒｎ ｅ ｔｏ ｉ ｓｇ ｇｎ ｅ ｉ ｇ
２１ ０ １年 ４月
Ａｐ ．２ １ ｒ ０１
基于 Ｆ Ｇ 的可键 盘控制计 数 电路的设计 与实现 Ｐ Ａ
李 小亮 ，蒋华 勤 ， 雪峰 ，张具 琴 董
（ 河 科技 学 院 信 息工 程 学 院 ， 南 郑 州 ４ ０ ６ ） 黄 河 ５０ ３
摘 要 ：介 绍 一种 基 于 Ｆ ＧＡ（ ｉｌ ｒｇａ Ｐ ＦｅｄＰｏ ｒｍｍａ ｌ ａｅＡ ｒｙ 现 场 可 编程 门 阵列 的 可键 盘 控 制 的 计 数 ． 示 电路 的 实现 ｂｅＧ ｔ ｒａ ） 显 方法 。 用 Ｖ 应 ＨＤＬ语 言 （ 高速 集 成 电路 硬 件 描 述 语 言 ） 完成 了 ３ ４矩 阵 开 关 的扫 描 电路 ． ｘ 可预 置 数 的 Ｂ Ｄ 码计 数 电路 Ｃ
及 ４位数 码 管动 态扫 描 电路 的描 述 。 过 原 理 图输 入 方 式 完 成 了系统 功 能 的设 计 。电路 结构 简单 ， 于扩 展 。 通 便 可靠 性
高 ， 可移 植 性 强 ， 易 实现 。 该 电路 已成 功 应 用 于 测 试 某脉 冲 电容 质 量试 验 的控 制 电路 中 。 且 容 关 键 词 ： Ｐ Ａ： 盘 扫 描 ： 数 ：动 态显 示 ＦＧ 键 计 中图 分 类号 ： Ｐ ７ Ｔ ２４ 文献标识码 ： Ａ 文章 编 号 ：１ ７ — ２ ６ ２ １ ） ８ ０ ５ — ３ ６ ４ ６ ３ （０ １０ — １４ ０
（ ｆｒ ａｉ ｎｉ ｅｉ ｏｅｅ ＨｕｎＨｅ ｃ ｎｅａｄＴ ｃｎｌ ｙＣ ｌｇ ， ｈ ｎｚｏ ５ ０ ３ Ｃ ｉａ Ｉ ｏｍ ｔ ｎＥ ｇ ｅ ｒ ｇＣ ｌｇ ， ａｇ ｉ ｃ ｎ ｅｈ ｏｏ ｏｅ ｅ Ｚ ｅｇｈ ｕ４ ０６ ， ｈｎ ） ｎ ｏ ｎ ｎ ｌ Ｓｅ ｇ ｌ
基于FPGA的计数器设计
EDA课程设计工程名称基于FPGA地计数器地设计专业班级通信102班学生姓名青瓜指导教师2013年 5 月28 日摘要本课程设计要完成一个1 位十进制计数器地设计.计数器是大规模集成电路中运用最广泛地结构之一.在模拟及数字集成电路设计当中, 灵活地选择与使用计数器可以实现很多复杂地功能, 可以大量减少电路设计地复杂度和工作量.讨论了一种可预置加减计数器地设计, 运用Ver ilog H DL 语言设计出了一种同步地可预置加减计数器, 该计数器可以根据控制信号分别实现加法计数和减法计数, 从给定地预置位开始计数, 并给出详细地VerilogHDL 源代码.最后, 设计出了激励代码对其进行仿真验证, 实验结果证明该设计符合功能要求, 可以实现预定地功能.关键词：计数器；VerilogHDL；QuartusⅡ；FPGA；AbstractThis course is designed to complete a one decimal counter design. The counter is LSI structure in one of the most widely used. In the analog and digital IC designs, the flexibility to select the counter can achieve a lot with the use of complex functions, can significantly reduce the complexity of circuit design and workload. Discusses a presettable down counter design, using Ver ilog H DL language designed a synchronous presettable down counter, the counter can be implemented according to the control signals are counted Addition and subtraction counting from a given the preset starts counting, and gives detailed VerilogHDL source code. Finally, the design of the incentive code its simulation, experimental results show that the design meets the functional requirements, you can achieve the intended function.Key words: Decimal counter。
基于FPGA的可编程定时器_计数器8253的设计与实现
2004.2 电子设计应用 26引言在工程上及控制系统中，常常要求有一些实时时钟，以实现定时或延时控制，如定时中断，定时检测，定时扫描等，还要求有计数器能对外部事件计数。
要实现定时或延时控制，有三种主要方法：软件定时、不可编程的硬件定时、可编程的硬件定时器。
其中可编程定时器电路的定时值及其范围可以很容易地由软件来确定和改变，功能较强，使用灵活。
Ｉｎｔｅｌ的定时器／计数器为可编程定时器ＰＩＴ，型号为８２５３，改进型为８２５４，就是为完成上述功能而设计出来的一种电路。
随着ＡＳＩＣ的发展，在实际工程中通用的８２５３ＰＩＴ芯片表现出如下的不足：１． 计数频率不够，８２５３计数速率最高２ＭＨｚ，即使是其改进型８２５４也往往不能满足一些需要较高计数频率的工程。
２． ８２５３ＰＩＴ没有复位信号，输出的初始状态不受控制。
针对８２５３的这些局限性，在实际工程中往往需要重新设计８２５３，并把８２５３的部分功能作为一个独立的ＩＰ模块嵌入到设计中，以实现完成某种特定功能的ＡＳＩＣ。
８２５３的基本功能和内部结构主要功能＊ 每片内部包含有３个独立的１６位计数通道；＊ 每个计数器都可以按照二进制或二—十进制计数；＊ 每个计数器的计数速率可高达２ＭＨｚ；＊ 每个计数通道有６种工作方式，可由程序设置和改变；＊ 所有的输入／输出电平信号都与ＴＴＬ兼容。
内部结构８２５３的内部结构如图１所示。
１． 数据总线缓冲器。
这是８２５３基于ＦＰＧＡ的可编程定时器／计数器８２５３的设计与实现■ 中国科学院 研究生院 闫永志中国科学院 沈阳计算技术研究所 刘伟 何方本课题是中国科学院“十五”期间知识创新工程项目“开放式和智能化的数控系统平台”的子课题。
图１ Ｉｎｔｅｌ ８２５３ＰＩＴ芯片的内部结构图 电子设计应用 2004.227与ＣＰＵ数据总线连接的８位双向三态缓冲器，ＣＰＵ通过数据总线缓冲器将控制命令字和计数初值写入８２５３芯片，或者从８２５３计数器中读取当前计数值。
基于FPGA的多功能计数器的设计_毕业设计
摘要本文介绍了一种以大规模可编程逻辑芯片为设计载体，由顶层到底层设计的多功能数字频率计。
该频率计采用单片机与频率测量技术相结合，大大提高了测量的精度。
本文主要包括该频率计的设计基础和实现方法两部分内容，描述了它的设计平台、工作原理和软硬件实现。
在硬件上，利用Altera 公司的FPGA器件为主控器；在软件上，采用VHDL硬件描述语言编程,极大地减少了硬件资源的占用。
该数字频率计具有频率测量、周期测量、脉宽测量和占空比测量等多种功能。
仿真与分析结果表明，该数字频率计性能优异，软件设计语言灵活，硬件简单，速度快。
关键词 FPGA 等精度频率计 VHDLAbstractThis article introduced one kind as designs the carrier take the large-scale programmable logic chip, the multi-purpose digital frequency meters which designs from the top layer to the first floor. This frequency meter uses the monolithic integrated circuit and the frequency measurement technology unifies, increased the survey precision greatly. This article mainly includes this frequency meter's design basis and realizes the method two partial contents, described its design platform, the principle of work and the software and hardware realizes. On the hardware, uses Altera Corporation's FPGA componentis the master controller; On the software, uses the VHDL hardware description language programming, reduced hardware source occupancy enormously. This digital frequency meter has the frequency measurement, the cyclical survey, the pulse width survey and the dutyfactor survey and so on many kinds of functions. The simulation and the analysis result indicated that this digital frequency meter performance is outstanding, the software design language is flexible, the hardware is simple, the speed is quick.Keywords FPGA Equal Precision Measurement Frequency meter VHDL目录第一章概述 (1)1.1多功能计数器现状 (1)1.2频率测量方法简介 (2)第二章软件开发平台VHDL简介 (5)2.1VHDL的发展 (5)2.2VHDL的特点 (5)2.3VHDL语言结构 (7)2.3.1 实体（ENTITY） (7)2.3.2 结构体（ARCHITECTURE） (8)2.4VHDL软件设计简介 (10)第三章硬件开发平台现场可编程门阵列（FPGA）简介 (12)3.1可编程逻辑器件 (12)3.2现场可编程门阵列（FPGA） (13)3.2.1 FPGA的器件结构与工作原理 (14)3.2.2 基于EDA平台的FPGA开发流程 (18)第四章多功能计数器的理论基础和总体设计方案 (21)4.1常用频率测量方法及其误差分析 (21)4.1.1 直接测频法 (21)4.1.2 测周法原理 (23)4.1.3 等精度测频原理 (25)4.2脉冲宽度和占空比测量原理 (28)4.3总体设计 (29)第五章多功能计数器的软件设计和硬件设计 (32)5.1软件设计 (32)5.1.1 测频专用模块工作功能描述及VHDL程序 (33)5.1.2 脉冲宽度和占空比测量模块 (37)5.1.3 GATE (41)5.1.4 测频/测周期实现 (42)5.2硬件设计 (43)5.2.1 程控放大电路 (44)5.2.2 过零比较电路 (45)5.2.3 测频主系统实现 (46)总结 (48)谢辞 (49)参考文献 (50)第一章概述在信息技术高速发展的今天,电子系统数字化已成为有目共睹的趋势。
EDA实验指导 基于FPGA的计数器设计
FPGA实验指导及记录实验一基于FPGA的计数器的设计1、实验目的：（1）掌握QuartusⅡ软件的设计流程（2）学习原理图设计方法和波形仿真方法2、实验任务：采用原理图法设计一个十进制计数器，完成时序仿真和硬件实现。
3、实验步骤：（1）新建工程双击QuartusⅡ9.1（64-Bit）图标，打开软件，选择File→New Project Wizard,如图1-1所示，单击Next，进入图1-2所示对话框，完成工程存储文件夹建立、工程名、顶层实体名的设置。
（注：可通过单击…浏览按键新建存储文件夹，文件夹放置于D盘或E盘根目录下，目录中不能有中文名称，取名最好具有可读性。
）本例存储在E盘cnt_10文件夹中，文件名和顶层实体名均为cnt_10。
图1-1新建工程向导图1-2 新建文件夹/工程名/顶层实体单击Next，进入文件添加窗口，本例还没有设计文件，直接单击Next进入下一步设置，如图1-3所示，进行器件型号选择，本例采用EP3C16Q240C8，（建议先在Family 中选择CycloneⅢ系列，然后在右侧过滤选项中选择pin count 240缩小选择范围）。
单击Next进入下一步，设置设计/仿真/时序分析工具，本例不需要，直接单击Next，进入下一步。
观察设置细节，单击Finish完成设计。
图1-3 器件型号选择图1-4 完成工程设置（2）新建设计文件选择File→New，打开如图1-5所示对话框，选择Block Diagrom原理图设计文件，打开原理图设计文件。
双击空白处，打开symbol对话框，选择74390，单击OK后，拖动鼠标可放置于原理图任意空白处。
进一步添加输入端input/输出端output，添加完成后如图1-8所示。
图1-5 新建原理图文件图1-6 选择74390图1-7添加输入/输出端 图1-8 放置所需元器件将鼠标放置于器件端口处，鼠标即会变为“+”字型，此时可拖动鼠标进行连线。
基于FPGA十进制同步计数器
十进制同步计数器一、实验目的1.学习十进制同步计数器的Verilog硬件设计2.学会并掌握Quartus II软件的使用3.学会并掌握modelsim仿真软件的使用二、实验原理进制计数器具有电路结构简单、运算方便等特点，但是日常生活中我们所接触的大部分都是十进制数，特别是当二进制数的位数较多时，阅读非常困难，还有必要讨论十进制计数器。
在十进制计数体制中，每位数都可能是0，1，2，…，9十个数码中的任意一个，且“逢十进一”。
根据计数器的构成原理，必须由四个触发器的状态来表示一位十进制数的四位二进制编码。
第2个计数脉冲来到后，其状态为0010。
以下类推，可以得到如表1所示的状态表。
但需注意：在第9个脉冲来到后，亦即计数器处于1001态时，低电平封住了F2的置1端，Q1的高电平又使K4＝1，故第十个计数脉冲来到后，F2、F3状态不变，F1、F4同时置0，计数器跳过多余的6个状态，完成一次十进制计数循环。
表1 同步十进制加法计数器状态表为了满足十进制加法计数器的原理，本实验用Verilog程序在FPGA/CPLD 中来实现。
首先设计一个程序，程序为脉冲输入，设输出的四位码为q[3:0]，十进制计数值为count,脉冲上升沿时q值+1，直到q=9时count=1，q置零重新开始计数直至下一个q=9，count=2，依次循环。
三、实验任务1.根据实验目的编写verilog程序2.将设计好的Verilog译码器程序在Quartus II上进行编译3.对程序进行适配、仿真，给出其所有信号的时序仿真波形图（注意仿真波形输入激励信号的设置）。
本实验要求自己设置clr值，理解清零的意义四、实验步骤：1.建立工作库文件和编辑设计文文件任何一项设计都是一项Project（工程），而把一个工程下的所有文件放在一个文件夹内是一个非常好的习惯，以便于我们整理，利用和提取不同工程下的文件，而此文件夹将被EDA软件默认为Work Library（工作库），所以第一步先根据自己的习惯，建立个新的文件夹。
FPGA基于HDL的十进制计数器、显示系统设计
****大学实验报告课程名称：基于FPGA的现代数字系统设计实验名称：基于HDL的十进制计数器、显示系统设计姓名：******学号:班级：电子****指导教师：******信息工程学院一、实验原理1、实验内容：设计具有异步复位、同步使能的十进制计数器，其计数结果可以通过七段数码管、发光二极管等进行显示。
图2-1 系统原理图2、模块端口信号说明 输入信号：Clk_50M ---系统采样时钟 clk -------待计数的时钟clr ---------异步清零信号，当clr=1，输出复位为0，当clr=0，正常计数 ena---------使能控制信号，当ena=1，电路正常累加计数，否则电路不工作 输出信号：q[6：0]---------驱动数码管，显示计数值的个位 dp -----------1bit 数据，显示计数值向十位的进位 COM-----------共阳级数码管公共端（接VCC ） 3、以自顶向下的设计思路进行模块划分：整个系统主要设计的模块是：十进制计数模块和数码管驱动模块，由于实验板的按键为实现硬件防抖，则需要将按键输入的时钟clk ，先通过消抖模块消抖后，再输出至后续使用。
图2-2 系统模块划分和引脚连线图1）十进制计数器模块设计 输入:CLK -------待计数的时钟CLR ---------异步清零信号，当CLR =1，输出复位为0，当CLR =0，正常计数 ENA---------使能控制信号，当ENA=1，电路正常累加计数，否则电路不工作 输出：SUM[3:0]---------- 计数值的个位。
即，在CLK 上升沿检测到SUM=9时，SUM 将被置0，开始新一轮使能控制端异步清零端十进制计数器七段数码管显示译码器时钟端FPGA进位的计数。
COUT ------------计数值的十位进位，即：只有在时钟CLK上升沿检测到SUM=9时，COUT将被置1，其余情况下COUT=0。
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基于FPGA的计数器的程序设计摘要本文介绍了一种基于FPGA的，由顶层到底层设计的数字计数器。
本文主要包括该计数器的设计基础和实现方法以及译码与显示等内容，描述了它的设计平台、工作原理和软硬件实现。
本设计主要有分频器、四位计数器、16位锁存器以及数码管显示电路四个模块组成。
计数器各模块设计采用VHDL硬件描述语言编程,极大地减少了硬件资源的占用，仿真与分析结果表明，该数字计数器性能优异，软件设计语言灵活，硬件简单，速度快。
关键词FPGA计数器VHDL分频器目录基于FPGA的计数器的程序设计 (1)摘要 (1)1 绪论 (3)1.1 FPGA简介 (3)1.2硬件描述语言VHDL简介 (3)1.3开发工具Quartus II简介 (4)2整体设计方案 (4)3各功能模块设计及仿真 (5)3.1分频器的设计 (5)3.1.1分频器设计原理 (5)3.1.2源程序及波形仿真 (6)3.1.3分频器RTL 电路图 (7)3.2计数器的设计 (7)3.2.1分频器设计原理 (7)3.2.2源程序及波形仿真 (8)3.2.3 RTL 电路图 (11)3.3锁存器的设计 (11)3.3.1锁存器设计原理 (11)3.3.2锁存器源程序及波形仿真 (12)3.3.3锁存器RTL电路图 (13)3.4显示部分的设计 (13)3.4.1七段数码管显示原理 (13)3.4.2七段数码管显示源程序及波形仿真 (15)3.4.3七段数码管显示RTL 电路图 (16)4系统顶层设计 (17)4.1.1自顶向下的设计方法 (17)4.1.2 顶层设计源程序及其仿真波形 (17)4.1.3系统顶层RTL 电路图 (20)5总结 (21)参考文献 (22)1 绪论1.1 FPGA简介FPGA 是现场可编程门阵列（Field Programmable Gate Array）的简称。
FPGA 器件及其开发系统是开发大规模数字集成电路的新技术。
它利用计算机辅助设计，绘制出实现用户逻辑的原理图、编辑布尔方程或用硬件描述语言等方式作为设计输入；然后经一系列转换程序、自动布局布线、模拟仿真的过程；最后生成配置FPGA器件的数据文件，对FPGA器件初始化。
这样就实现了满足用户要求的专用集成电路，真正达到了用户自行设计、自行研制和自行生产集成电路的目的。
FPGA是一种半定制的集成电路，其特点是直接面向用户，具有极大的灵活性和通用性，开发效率高，硬件测试和实现快捷，工作可靠性好而且技术维护简单。
1.2硬件描述语言VHDL简介随着电子技术的发展，集成电路的规模越来越大，复杂程度也越来越高。
对于如此大规模的和复杂程度的电路设计问题，传统的门级描述方法显得过于琐碎和难以管理。
而VHDL语言具有强大的功能，覆盖面广，描述能力强，可用于从门级、电路级直至系统级的描述、仿真和综合。
下面简要介绍了VHDL语言。
VHDL的英文全名是Very-High-Speed Intergrated Circuit Hardware Description Language诞生于1982年。
1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言。
自IEEE公布了VHDL的标准版本，IEEE-1076（简称87版）之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。
此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。
1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本（简称93版）。
现在，VHDL和Verilog 作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持。
在电子工程领域，已成为事实上的通用硬件描述语言。
有专家认为：在新的世纪中，VHDL 与Verilog语言将承担起大部分的数字系统设计任务。
VHDL主要用于描述数字系统的结构、行为、功能和接口。
除了含有许多具有硬件特征的语句外，VHDL 的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。
VHDL的程序结构特点是将一项工程设计——或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分，及端口）和内部（或称不可视部分），即设计实体的内部功能和算法完成部分。
在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其它的设计就可以直接调用这个实体。
这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。
1.3开发工具Quartus II简介Quartus II是Altera公司推出的CPLD/FPGA集成化开发软件，可以完成设计输入、逻辑综合、布局与布线、仿真、时序分析、硬件配置完整的PLD设计流程。
QuartusⅡ提供了多种设计输入方式、快速的编译和直接易懂的器件编程。
具有友好的用户界面，快速的综合速度和更优化的综合和适配功能。
Quartus I I 自带宏功能模块库，大大减轻了用户的工作量，加快设计速度。
Quartus II内置仿真器可以在工程中仿真任何设计。
可进行功能仿真、时序仿真来检验设计的逻辑功能和计算设计的内部定时是否符合设计。
仿真器可以仿真整个设计，或仿真设计的任何部分。
支持可编程系统（SOPC）和大规模FPGA设计开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。
该软件支持Altera公司的Stratix Ⅱ、Stratix GX、Stratix、MAX3000A、MAX 7000B、MAX 7000AE、MAX Ⅱ、FLEX6000、FLEX10K系列、Cyclone、Cyclone Ⅱ、APEX Ⅱ、APEX20K和ACEX1K系列。
2整体设计方案设计基于FPGA的计数器，要求显示1个0-9999的四位计数器，可以由4个模块为10的十进制计数器级联而成，所以可以显示的频率范围是1-9999HZ。
因此频率计的功能分割成四个模块：分频计、计数器、输出锁存器和译码显示电路。
各个模块均用VHDL语言描述并用QuartusⅡ进行仿真。
本设计采用数控分频计可以对信号实现不同分频比输出信号作为计数器输入。
锁存器由一个外部脉冲控制可以控制显示部分显示周期。
当系统正常工作时，输入信号标提供频率，经过分频器分频，产生计数信号送入计数器模块，计数模块对输入的脉冲个数进行计数数结束后将计数结果送入锁存器中，保证系统可以稳定显示数据，计数结果能够显示在七段数码显示管上。
图2-1整体设计方案3各功能模块设计及仿真3.1分频器的设计3.1.1分频器设计原理在数字逻辑电路设计中，分频器是一种基本电路，通过分频可以得到需要的时钟频率。
常见的分频器有二进制分频器、偶数次分频器、奇数次分频器、占空比可调的分频器和小数分频器。
分频的方法很多最常见的就是利用加法器对时钟信号进行分频，当然也可以利用一些专用的电路结构来实现。
数控分频器的功能是在输入端给定不同数据时，将对输入的时钟信号有不同的分频比，对于一个N分频器，分频出的时钟周期是原时钟周期的N倍，频率变为原来的1/N。
对于一个8位计数器，如果输入数D，然后启动计数器工作，则经过D倍的时钟周期计数器溢出时，输出full变为高电平，再以full为敏感信号，对fout进行取反操作，如此N=2D。
计数一次后，再重新计数，反复进行直至输入被赋予新值。
对于数控分频数器，装载不同的计数初始值时，会有不同频率的溢出信号，从而得到不同的输出。
数控分频器是利用计数值可并行预置的加法计数器设计完成的3.1.2源程序及波形仿真LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DVF ISPORT ( CLK : IN STD_LOGIC;D : IN STD_LOGIC_VECTOR(7 DOWNTO 0);FOUT : OUT STD_LOGIC );END;ARCHITECTURE one OF DVF ISSIGNAL FULL : STD_LOGIC;BEGINP_REG: PROCESS(CLK,D)V ARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINIF CLK'EVENT AND CLK = '1' THENIF CNT8 = "11111111" THENCNT8 := D; --当CNT计数计满时输入数据D被同步预置给计数器CNT8FULL <= '1'; --同时使溢出标志信号FULL输出为高电平ELSE CNT8 := CNT8 + 1; --否则继续作加1计数FULL <= '0'; --且输出溢出标志信号FULL为低电平END IF;END IF;END PROCESS P_REG ;P_DIV: PROCESS(FULL)V ARIABLE CNT2 : STD_LOGIC;BEGINIF FULL'EVENT AND FULL = '1'THEN CNT2 := NOT CNT2;IF CNT2 = '1' THEN FOUT <= '1';ELSE FOUT <= '0';END IF;END IF;END PROCESS P_DIV ;END;图3-1 分频器时序仿真3.1.3分频器RTL 电路图图3-2 分频器RTL电路图3.2计数器的设计3.2.1分频器设计原理计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。
计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。
计数器可以用来显示产品的工作状态，一般来说主要是用来表示产品已经完成了多少份的折页配页工作。
它主要的指标在于计数器的位数，常见的有3位和4位的。
很显然，3位数的计数器最大可以显示到999，4位数的最大可以显示到9999。
在数字电子技术中应用的最多的时序逻辑电路。
计数器不仅能用于对时钟脉冲计数，还可以用于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。