集成电路版图设计教程
集成电路版图设计基础第二章:基本IC单元版图设计

电流 10 1 2 3 4 5 80 6 7 8
school of phye
basics of ic layout design
3
基本IC单元版图设计 – 电阻
方块/薄层电阻: - 设计/工艺/规则手册: 薄层电阻(率)ρ - 对于薄层电阻,同一种材料层,不同制造商的数值会有所不同,其中 一个可能的原因是厚度的不同。 - 用“四探针测试”法探测每方欧姆数值(R=V/I)。 - ic中典型的电阻值: poly栅: 2~3欧姆/方 metal层: 20~100m欧姆/方 diffusion: 2~200欧姆/方 - 工艺中的任何材料都可以做电阻。 常用的材料有poly和diffusion。 常用电阻器阻值范围: 10~50 欧姆 100~2k 欧姆 2k~100k 欧姆 - 电阻值计算公式: R = (L/W)* ρ
3
5
高阻值电阻的狗骨结构
方块数=5+2个拐角=6方
school of phye basics of ic layout design 13
4
基本IC单元版图设计 – 电阻
设计的重要依据: 电流密度 - 对于选择电阻的宽度,电流密度是重要的。 如果需要通过电阻大量的电流,你会使用一个大的、粗的线。 - 电流密度是材料中能够可靠流过的电流量。 工艺手册中有关于某些特定材料电流密度的介绍,工艺中任何能够被 用于传导电流的材料都有一个对应的电流密度,制造商的这些数据是 根据薄层厚度来确定的。 典型的电流密度大约是“每微米宽度0.5mA”。和宽度有关是因为设计 得越宽,能够通过的电流越多。 - 有时,在工艺手册中会告知“熔断电流”大小,就是在一定的时间内 毁 坏电阻所需的电流大小。 Imax = D * W Imax:最大允许可靠流过的电流mA D: 材料的电流密度 mA/um W: 材料的宽度 um
集成电路版图设计项目教程 项目9 IO与ESD版图设计

任务9.2 ESD版图
(2)ESD介绍
P
二极管的ESD版图
对于N阱CMOS工艺来说,在P型衬底上做N型掺杂
N
的的二极管形成ESD防护器件。将二极管做成环形
结构,用环形的接触孔与P型衬底相连,N型掺杂
区通过接触孔形成一个四方形状,被环形的P型衬
底接触包围。 P
N
I/O
P
N
Pad
2022/3/19
项目9 IO与ESD版图设计
GDPMOS类似于GGNMOS,如图所示。PMOS管的漏极接I/O口和Pad,栅极、源极和衬底短接至电源 (VDD),因此GDNMOS二极管由栅源相接的NMOS二极管组成。
I/O Pad
NMOS Pad
PMOS
2022/3/19
GGNMOS
GDPMOS
项目9 IO与ESD版图设计
任务9.2 ESD版图
项目9 IO与ESD版图设计
一
Pad版图设计
北大集成电路版图设计课件_第9章集成电路版图设计实例

2
1
2
1
2
3
1
3
2
3
1
3
R1和R2的共质心结构版图设计
加入R3后的共质心版图设计
49
9.7带隙基准源版图实例
总体版图实例
比例电阻
运算放大器
1:8 晶体管
50
9.8芯片总体设计
首先,在总体版图的布局上,尽量将数字部分远离模拟部分,如果 总体电路中模拟部分偏多,则在版图设计中将数字部分放在靠边的位 置,而且把模拟部分中最容易被数字干扰的部分放到离数字部分最远 的位置,同时在数字部分和模拟部分中间用接地的衬底接触来进行隔 离,反之亦然。 其次,采用隔离环设计,对每个单元模块都用一层接地的衬底接触, 一层接电源的N阱构成的隔离环来进行隔离。对于整个模拟部分和数 字也分别采用相同的隔离环隔离,数字电路的隔离环可以吸收数字电 路的衬底噪声,从而可以减少通过衬底串扰到模拟电路的衬底噪声。 隔离环包的层数越多,理论上吸收衬底噪声效果越好。但是要避免数 字电路的p隔离环紧靠模拟电路的p型隔离环,因为在这种情况下数字 地的噪声会串扰到模拟地。从而使模拟地受到干扰。
1.反相器-并联反相器的版图
直接并联
共用漏区
7
9.2 数字版图设计实例
2.与非门
VCC A Q1 Q2 OUT B Q3
Q4
按电路图转换
MOS管水平走向设计
8
9.2 数字版图设计实例
3.或非门
VCC A Q1
B
Q2 OUT Q3 Q4
按电路图转换
MOS管水平走向设计
9
9.2 数字版图设计实例
4.传输门
25
9.5静电保护电路设计实例
集成电路版图设计-第二章

Tanner Pro 集成电路设计与布局 长春理工大学
实战指导课件
第2章 使用S-Edit 设计基本组 件符号
本书主要以CMOS 的电路类型来学习 Tanner Pro 软件的使用。CMOS 电路的基 本组件为NMOS,PMOS 等。在S-Edit 中 可建立如PMOS、NMOS、电阻、电容等组 件符号,并可设置组件的各种性质,如 NMOS 组件的信道宽度、信道长度等。在 本章中将以详细的步骤引导读者建立 NMOS组件及Vdd 组件,并学习S-Edit 的 基本功能。
2.1 使用s-Edit 建立NMOS 符号
(1)打开S-Edit 程序
图2.1 S-Edit 标题栏
(2)另存新文件
图 2.2 另存新文件
(3)环境设置
图 2.3 设置颜色
(4)编辑模块
图 2.4 编辑模块Module0
(5)切换模式 (6)绘制NMOS 符号(7)加入组件接脚
图 2.5 切换置符号模式
(1)新增模块
图2.18 新增模块
图2.19 编辑画面
(2)切换模式
(3)绘制Vdd 符号
图 2.20 切换置符号 模式
图2.21 绘制Vdd 符号
(4)加入全域端口
图 2.22 编辑全域端口
图 2.23 全域端口编辑结果
(5)全域符号Vdd 设计成果
图2.24 全域符号Vdd 编辑结果
图 2.25 电路设计模式中没有电路图的存在
图2.6 绘图与 文字工具栏
图2.8 Schematic Tool
(8)编辑连接端口
图Байду номын сангаас2.9 编辑接脚
(10)设置输出性质
(11)完成NMOS 符号编辑
07集成电路版图设计技巧

错误布线
正确布线
引线孔、通孔:
一般情况下,衬底接触和有源区接触布线 需要在整个接触区域内,保持一定间距, 连续制作一排引线孔; 模拟电路部分多晶硅栅引线处,制作两个 通孔;数字电路部分由于面积限制,多晶 硅栅引线处制作一个引线孔; 相邻金属层之间,如果面积允许,至少制 作两个接触孔。
(b)场反型形成场区寄生MOS管
2)场开启电压
影响场开启电压的因素: ① 场氧化层厚度——场氧化层越厚,场开 启电压就越高。 ② 衬底掺杂浓度——衬底浓度越高,场开 启电压也越高。 要求场开启电压足够高,至少应大于电路的 电源电压,使每个MOS管之间具有良好的隔 离特性 版图设计中增加沟道隔离环提高场开启电压。
部分设计规则
多晶硅延伸有源区最小:0.3um 引线孔、通孔尺寸:3×3um 引线孔、通孔最小间距:0.45um 有源区、多晶硅、一铝、二铝覆盖引线孔、通孔 最小:0.15um 多晶硅最小宽度: 0.3um 一铝、二铝最小宽度: 0.45um 多晶硅、一铝、二铝最小间距: 0.45um
1. 隔离环及其作用
1) 寄生MOS管 当金属线通过场氧化层时,金属线和场氧化层 及下面的硅衬底形成一个MOS管。如果金属线 的电压足够高,会使场区的硅表面反型,在场区 形成导电沟道,这就是场反型或场开启。寄生 MOS管接通不该连通的两个区域,破坏电路的 正常工作。
寄生MOS管示意图
(a)金属导线跨过两个扩散区
三、沟道隔离环
沟道隔离环是制作在衬底上或阱内的重掺 杂区,能提高场开启电压,防止衬底反型 形成寄生MOS管。 P管的隔离环是N-衬底上的N+环; N管的隔离环是P-阱内的P+环 将各管的衬底接触区域延长,并使之包围 整个模块即形成隔离环
集成电路版图设计项目教程 项目3 反相器版图设计

Assura和Mentor的Calibre验证工具等。
2022/3/19
项目3 反相器版图设计
➢ 2.Pitch计算用金属布线通孔与通孔的距离。这时,Pitch值 的计算公式为最小间距(0.5μm) + 2倍的金属布线M2包围通 孔的最小包围0.15μm + 布线宽度(0.6μm)=1.4μm。
➢ 3.Pitch计算用金属布线中心线与通孔的距离。这时,Pitch 值的计算公式为最小间距(0.5μm) + 1倍的金属布线M2包围 通孔的最小包围0.15μm + 布线宽度(0.6μm)=1.25μm。
1.PDK主要包含: ➢ 1.器件模型(Device Model):由Foundry提供的仿真模型文件; ➢ Symbols & View:用于原理图设计的符号,参数化的设计单元都通过了Spice仿真的验证; ➢ 2.CDF(Component Description Format,组件描述格式) & Callback:器件的属性描述文件,定义了器件类型、
器件名称、器件参数及参数调用关系函数集Callback、器件模型、器件的各种视图格式等; ➢ 3.Pcell(Parameterized Cell,参数化单元):它由Cadence的Skill语言编写,其对应的版图通过了DRC和LVS
验证,方便设计人员进行Schematic Driven Layout(原理图驱动的版图)设计流程; ➢ 4.技术文件(Technology File):用于版图设计和验证的工艺文件,包含GDSII的设计数据层和工艺层的映射
第一章 集成电路工艺与版图设计

P+、N+有源区相关的
设计规则列表
编 号 2.1
描 述 P+、N+有 源区宽度 P+、N+有 源区间距
尺 寸 3.5
目的与作用 保证器件尺寸, 减少窄沟道效应
2.2
3.5
减少寄生效应
P+、N+有源区设计
规则示意图
Poly相关的设计规则列表
编 号 3.1 描 述 尺 寸 3.0 目的与作用 保证多晶硅线的必要电导
版图的布局与布线
布局就是将组成集成电路的各部分合理地布置在芯片上。 布线就是按电路图给出的连接关系,在版图上布置元器
布线规则
件之间、各部分之间的连接。
由于这些连线也要有一定的面积,所以在布局时就要留
下必要的布线通道。
布线规则 1. 电源线和地线应尽可能地避免用扩散区和多晶硅走线,
多晶硅最小宽 度
3.2
3.3
多晶硅间距
与有源区最小 外间距
2.0
1.0
防止多晶硅联条
保证沟道区尺寸
3.4
3.5
多晶硅伸出有 源区
与有源区最小 内间距
1.5
3.0
保证栅长及源、漏区的截断
保证电流在整个栅宽范围内 均匀流动
Poly相关设计规则示意图
Contact相关的设计规则列表
编 号 4.1 描 述 尺 寸 目的与作用 保证与布线的良好接触
NWELL层相关的设计规则
编 号 描 述 尺寸(um) 目的与作用
1.1
N阱最小宽度
10.0
保证光刻精度和器件尺寸
1.2
N阱最小间距
10.0
防止不同电位阱间干扰 保证N阱四周的场注N区环的尺 寸 减少闩锁效应
《集成电路版图设计》(第二章)PPT课件

方式二:选择Attach
基于Cadence系统的 全定制版图设计基础
基于Cadence系统的 全定制版图设计基础
三、显示文件准备
LSW窗口:
✓ nwell是N 阱,PMOS管做在N阱中; ✓ ndiff是N型扩散区,也叫N型有源区(active),用来做NMOS管; ✓ pdiff是P型扩散区,也叫P型有源区,用来做PMOS管; ✓ nimp是N型扩散区注入层; ✓ pimp是P型扩散区注入层; ✓ poly是多晶层,主要用来做管子的栅极; ✓ cont是接触孔contact; ✓ metal1是一铝层; ✓ via1是一铝层和二铝层之间的连接孔,称为通孔; ✓ metal2是二铝层; ✓ pad是压焊点所在的层; ✓ 其它还包括一些特殊器件上的标识层等等
3、单元的宽长比设 置原则——最常见 宽长比的设置
逻辑图中每一 个管子宽长比 的设置
基于Cadence系统的 全定制版图设计基础
3、单元的宽长 比设置原则— —最常见宽长 比的设置(续)
单元符号的建立和 Label的设置
基于Cadence系统的 全定制版图设计基础
3、单元的宽长比 设置原则——其它 宽长比的设置
基于Cadence系统的 全定制版图设计基础
第一部分、D508项目逻辑图的准备
一、逻辑图输入工具启动
二、一个传输门逻辑图及符 号的输入流程
三、D508项目单元逻辑图的准备 四、D508项目总体逻辑图的准备
第二部分、D508项目版图输入准备
一、设计规则准备 二、工艺文件准备 三、显示文件准备
第三部分、版图设计步骤及操作
三、显示文件准备(续)
基于Cadence系统的 全定制版图设计基础
Display Resource Editor 窗口:
集成电路版图设计教程

特点:1)版图为4行结构,中间两行构成反相器,多晶从第2行延伸到第3行就形成反相器。 2)第1行和第4行构成传输门,虽然被第2、3行分隔开,但这两行MOS管不需要多晶共用,只用金属进行源漏连接,即使这些金属连线跨过中间两行有源区,也不会形成寄生MOS管。 3)CP多晶放在Vdd线下,CPb多晶沿Vss水平布线,在中央部位,这两条多晶都从有源区的空隙分别延伸到Vdd和Vss线附近,与传输门器件的栅级连接。 4)主触发器采用钟控反相器,节省一根金属连线。
中心区域多晶交叉连接细节图
M3和M4的宽长比很大,M3a、M3b、M4a和M4b都采用多管并联的结构。这四个MOS管的源已经连接到Metal1导线,为了避免和Metal1交叉短路, M3和M4的漏极要用Metal2连接。Metal2有很多通孔和很宽的导线,使电流能够a和M5b。
第九章 版图设计实例
单击添加副标题
汇报人姓名
2018
CMOS门电路
01
2019
CMOS RAM单元及阵列
02
2020
CMOS D触发器
03
2021
CMOS放大器
04
2022
双极集成电路
05
主要内容
1. CMOS门电路 (1) 反相器
版图1特点:多晶栅竖直排列,MOS管源区面积小,因而反相器面积也小。 版图2特点:多晶栅水平排列,MOS管漏极金属与电源、地金属线之间的空档允许其它金属线通过,因水平尺寸较大而使面积稍大一些。
由于全部电流都要通过输入晶体管中的每一个,例如,有时整个电流完全在M3,当差分信号关断时,M3关断M4接通,整个电流又完全在M4,信号每摆动一次就切换一次,为了承受这一电流,在M3和M4之间的金属线需要达到一定的宽度,采用二条金属线连接M3和M4的源极,并且从M4b和M3b的中间向下,这样,M3导通时电流将通过M3a和M3b,即它的两半把电流向下送到中心导线。
集成电路版图设计项目教程 项目2 MOS晶体管版图设计

1) 计规则分类
设计规则通常有以下两类: ➢ 1.λ准则:用单一参数λ表示版图规则,所有
的几何尺寸都与λ成线性比例。 ➢ 2.微米准则:用微米表示版图规则中最小线
宽尺寸和最小允许间隔尺寸等。
制造工艺的关键性能参数是特征尺寸,更准 确的说就是沟道长度。晶体管尺寸既决定了电 路速度,又决定了单个芯片上逻辑单元的数量。 制造工艺通常按照制造最小晶体管的长度来区 分,因此,一个制造最小沟道长度为0.35µm的 晶体管工艺叫0.35µm工艺。
以λ为单位的设计规则把尺寸定义为λ的倍数,λ的 取 值 由 工 艺 决 定 。 λ=0.5µm 的 CMOS 工 艺 也 称 0.5µm CMOS工艺;λ一般指工艺尺寸给出的最小 沟道长度,版图设计可以独立于工艺和实际的尺 寸。对于不同的工艺,只要改变λ的取值就可以了。 采用以λ为单位的设计规则会使设计规则得以简化, 而且有利于工艺按比例收缩。但以λ为单位的设计 规则有可能会造成芯片面积的浪费。
易于在工艺中实现,并能取得较高的 出来的芯片不能正常工作,即影响成品率;而工艺制造工程师
成品率。
希望芯片的成品率会高一些,所以希望线条尽可能的宽,线条
版图设计规则通常包括两个方面: 之间的距离尽可能大,但是这样又会造成芯片面积的增加。为
➢ 规定图形和图形间距的最小允许尺 了在芯片的器件集成度与成品率之间得到一个折中,必须制定
项目2 MOS晶体管版图设计
任务2.1集成电路版图设计工艺规则
2)版图设计规则
基本设计规则 主要包括: ➢ 线宽规则; ➢ 间距规则; ➢ 包围规则; ➢ 延伸规则; ➢ 交叠规则; 最小面积规则等。
➢ 1.线宽规则(Width Rule) 线宽规则通常指的是版图中多边形的最小宽度。多边形的最小宽度是关键尺寸,
版图技术——CMOS集成电路的版图设计

② 直线形排列的NMOS管
结构图
立体结构和俯视图
③ 源区、沟道区和漏区合称为MOS管的有源区(Active),而有源区之外的区域 定义为场区(Fox)。有源区和场区之和就是整个芯片表面。 Fox + Active = Surface
芯片表面包含有源区和场区两部分
④ N阱CMOS集成电路使用P型衬底,NMOS管直接制作在P型衬底上,PMOS 管做在N阱内。
对新库的技术文件有三个选项
(4) 方法1:选“compile a new techfile”,点击OK按钮,出现Load Technology File对话框。在框中ASCII Technology File的文本区输入技术文件名(如csmc.tf), 按OK按钮结束,出现对话框报告加载技术文件成功,新库已建立。
Display Options 对话框
(2) Grid Controls 4个参数的缺省设置为1、5、0.5和0.5。对于1μm或者亚微米的设计规则,可设 置为0.1、0.5、0.01和0.01。
(3) Snap Modes 在下拉菜单中包含了各种选项。
Creat的模式
Edit的模式
2. 编辑器选项 选命令Option→layout Editor…<E>,=>“layout Editor Options”对话 框 。可以设置Gravity Controls(引力控制)、Conic sides(圆环边数)…等。
(c) 点击边框对角顶点
(d)பைடு நூலகம்完成的椭圆
(3)圆环(Donut)——命令:Create→conics→Donut
(a) 点击圆心
(b) 点击内圆周
(c) 点击外圆周
《集成电路版图设计》课件

布局原则
在布局时,应遵循一些基本原则,如模块化、层次化、信号流向清晰等,以提高 布局的可读性和可维护性。
优化方法
可以采用一些优化方法来提高布局的效率和可读性,如使用自动布局算法、手动 调整布局、考虑布线约束等。
布线优化
布线原则
在布线时,应遵循一些基本原则,如 避免交叉、减少绕线、保持线宽一致 等,以提高布线的可靠性和效率。
04
集成电路版图设计技巧与优化
布图策略与技巧
布图策略
根据电路功能和性能要求,选择合适的布图策略,如层次化、模块化、对称性 等,以提高布图的效率和可维护性。
技巧
在布图过程中,可以采用一些技巧来提高布图的效率和可读性,如使用标准单 元、宏单元等模块化设计,以及合理利用布局空间、避免布线拥堵等。
布局优化
用于实现电路中的电阻功能,调节电流和电 压。
电感器
用于实现电路中的电感功能,用于产生磁场 和感应电流。
版图设计规则
几何规则
规定了各种几何元素的使用方法和尺寸 ,以确保版图的准确性和一致性。
器件规则
规定了各种器件的尺寸、形状和排列 方式,以确保器件的性能和可靠性。
连线规则
规定了各种连线元素的宽度、间距和 连接方式,以确保电路的可靠性和稳 定性。
直线
用于连接集成电路中的不同部 分,实现电路的导通。
弧线
用于表示不同层之间的过渡, 以平滑电路。
折线
用于表示复杂电路中的分支或 连接点。
点
用于表示电路中的节点或连接 点。
ቤተ መጻሕፍቲ ባይዱ 器件元素
晶体管
用于实现电路中的逻辑功能,是集成电路中 的基本元件。
电容器
用于实现电路中的电容功能,用于存储电荷 和过滤信号。
《集成电路版图设计》课件(第二章)

基于Cadence系统的 全定制版图设计基础
方式二:选择Attach
基于Cadence系统的 全定制版图设计基础
基于Cadence系统的 全定制版图设计基础
三、显示文件准备
LSW窗口:
nwell是N 阱,PMOS管做在N阱中; ndiff是N型扩散区,也叫N型有源区(active),用来做NMOS管; pdiff是P型扩散区,也叫P型有源区,用来做PMOS管; nimp是N型扩散区注入层; pimp是P型扩散区注入层; poly是多晶层,主要用来做管子的栅极; cont是接触孔contact; metal1是一铝层; via1是一铝层和二铝层之间的连接孔,称为通孔; metal2是二铝层; pad是压焊点所在的层; 其它还包括一些特殊器件上的标识层等等
基于Cadence系统的 全定制版图设计基础
数字部分
四、D508项目总体逻辑图
基于Cadence系统的 全定制版图设计基础
模拟部分
基于Cadence系统的 全定制版图设计基础
第二部分、D508项目版图输入准备
一、设计规则准备
4)逻辑图输入完成后的检查
基于Cadence系统的 全定制版图设计基础
从Design菜单当中选择Check and Save, 会显示错误(errors)或者警告(warnings) 的数量。若有错误或者警告,则会在逻辑 图上相应的地方显示一个黄色的叉号,并 且高亮(HighLight)显示。
基于Cadence系统的 全定制版图设计基础
3、单元的宽长比 设置原则——其它 宽长比的设置
基于Cadence系统的 全定制版图设计基础
集成电路版图设计项目教程 项目4 数字单元版图设计

项目4 数字单元版图设计
任务4.4 传输门电路与版图
(1)传输门电路图
图示,CMOS传输门由一个NMOS管和一个PMOS管并联而成。
提供给这两个晶体管的栅电压也设置为互补信号CLK、CLKN。
这样,CMOS传输门是在节点A和Z之间的双向开关,它受信 号CLK、CLKN控制。
CLKN
如果控制信号CLK是逻辑高电平,即等于VDD,那么两个晶
节省版图面积。需要注意的是,控制信号和它的互补控制信
号必须同时对TG的导通有效。
2022/3/19
CLKN
A
Z
CLK
项目4 数字单元版图设计
任务4.4 传输门电路与版图
(2)传输门应用
利用CMOS传输门和CMOS反相器可以组成各种复杂的逻辑电路,例
如数据选择器、寄存器、计数器、触发器等;
A
传输门的另一个重要用途是作模拟开关,用来传输连续变化的模拟
图示是采用混合棍棒图画的四输入与或非门(AOI22)的棍棒图。棍 棒图中没有画的层次,在画版图的时候,要根据设计规则将它们 都补充进去。
VDD
M2
M1
M3
M4
A
B
C
D
Z
M7
M5
M6
M8
GND
2022/3/19
项目4 数字单元版图设计
任务4.2复合逻辑门的版图设计
D A
E
B
C
Z
A
B
D
E
C
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先设计两个串联的PMOS晶体管和两个并联 的NMOS晶体管,然后再通过金属线将两 部分连接起来,最后得到的或非门版图。
VDD A
3.0/0.35
集成电路模拟版图设计基础

版图的意义:
3.
版图的工具:
– Cadence
Virtuoso Dracula Assura Diva
– Mentor
calibre
– Spring soft
laker
第一部分:了解版图
熟悉所需文件
工艺厂商提 供:.tf .display Design rule 、DRC LVS 文件、 PDK、ESD文件、金属阻 值文件
NMOS版图
2.1 器件
2.1.1 MOS管 1) NMOS管
以TSMC,CMOS,N单阱工艺 为例 PMOS管,做在N阱中,沟道为 N型,源漏为P型
2) 包括层次:
NWELL,N阱 PIMP,P+注入 DIFF,有源区 Poly,栅 M1,金属 CONT,过孔
3) MOS管的宽长确
• 频率多少? • 低寄生参数节 点?
用的?
电流多大? • 大电流在哪里?
• 认出节点 有块?
• 认出其他模块
• 认出远处部件
还有其他什么吗?
• 器件布置分面 的考虑? • 金属选择?
• 隔离要求?
3. 匹配 3.1 中心思想:
第一部分:了解版图
1. 2. 3. 4. 版图的定义 版图的意义 版图的工具 版图的设计流程
第二部分:版图设计基础
1. 2. 3. 4. 5. 认识版图 版图组成两大部件 版图编辑器 电路图编辑器 了解工艺厂商
第三部分:版图的准备
1. 2. 3. 4. 必要文件 设计规则 DRC文件 LVS文件
版图是电路图的反映,有两大组成部分
MOS管 电阻 电容 三极管(省略) 二极管(省略) 电感(省略)
集成电路版图设计项目教程 项目6 模拟集成电路版图设计

GND
S
G
D
P+
N+ N+
RSub
NPN
P-Sub
G S
D
P+
P+
PNP
VDD
N+
RWell
N-well
2022/3/19
项目6 模拟集成电路版图设计
任务6.1 模拟版图设计技术
(5)闩锁效应 闩锁效应通常会导致电路功能失效,严重时可烧毁芯片,避免闩锁效应的方法主要由以下几种: ➢ 在CMOS的有源区周围增加尽可能多的接触孔,降低寄生电阻电容值。 ➢ 衬底接触孔和阱接触孔应尽量靠近源区,以降低阱电阻和衬底电阻的阻值。 ➢ 将PMOS尽量远离NMOS以增大PNPN结的导通电压,或使NMOS尽量靠近GND,PMOS尽量靠近VDD, 降低闩锁发生几率。 ➢ 电源线和地线防止闩锁的设计:加粗电源线和地线;采用接相关衬底的环形VDD电源线;增加VDD和 GND接触孔,并加大接触面积。 ➢ 使用保护环。
2022/3/19
项目6 模拟集成电路版图设计
任务6.1 模拟版图设计技术
(3)寄生效应
在芯片中,所有器件包括金属连线在内都会由于接触或层叠等原因在器件周围产生寄生电阻和电容,并影 响电路的实际性能。这些寄生的电阻和电容通常由器件的几何尺寸决定,因此降低线宽可以明显降低寄生影 响。比如MOS管器件,降低沟道长度可以减小寄生电阻和电容,但同时也会带来短沟道效应。 ➢ 寄生电容
金属布线之间(同布线层或不同布线层)、金属布线与衬底之间都存在平面电容;上层布线到下层布线、 下层布线到衬底之间存在边缘电容。 减少寄生电容的方法:布线尽可能短。选择金属层。布线避开电路单元。 ➢ 寄生电阻
每一条布线都存在寄生电阻。为了降低寄生电阻,需要使用最厚的金属布线层。一般情况下,越厚的金属 布线具有越小的方块电阻。如果遇到相同的金属布线层厚度,可以用几层相邻金属布线重叠形成并联结构, 可以减小寄生电阻。 ➢ MOS器件寄生参数 MOS管器件本身存在两种寄生分布电容:掺杂电容和栅电容。
集成电路版图设计-第四章

实战指导课件
第4章 反相器瞬时分析
反相器是一种最基本的逻辑电路,根据其所使用 的逻辑电路类型的不同而具有不同的形式,在本 书中主要以CMOS 类型来学习Tanner Pro 软件的 使用。在第2 章和第3 章中读者应该己经了解到 使用S-Edit 绘制电路图的方法,但是,要分析所 绘制的电路图的功能是否达到原来预计的效果, 则需要进一步使用电路分析软件来验证其功能, 而在Tanner Pro 中,这种电路分析软件即为TSpice。 操作流程:以S-Edit 编辑反相器模块---输出成 SPICE 文件---进入T-Spice---加载包含文件---电 源设定---输入设定---分析设定---输出设定---执行 模拟---显示结果。
图 4.6 工作电源加入结果一
图4.7 工作电源加入结果二
(7) 加入输入信号
图4.8 加入输入信号的结果
(8) 更改模块名称
图4.9 更改模块名称
(9)输出成SPICE 文件
图4.10 输出成SPICE 文件
(10) 加载包含文件
图4.11 文件设定
图4.12 包含文件设定
图4.13 包含文件设定结果
(11)分析设定
图4.14 分析设定
图4.15 瞬时分析设定输出设定
图4.17 输出设定
图4.18 瞬时结果输出设定
图4.19 设定结果
(13)进行模拟
图4.20 Run Simulation 对话框
图 4.21 模拟状态窗口
(14)观看结果
图4.22 模拟结果报告文件劳取酬
4.1 反相器瞬时分析
(1) 打开S-Edit 程序
图4-1 S-Edit 标题栏
集成电路版图设计实验指导书

集成电路版图设计实验指导书实验一绘制标准逻辑单元版图实验目的:了解集成电路版图设计基本原理;熟悉版图设计软件cadence virtuoso的使用。
实验内容:学习集成电路版图设计基础;学习cadence virtuoso基本操作;绘制完成标准逻辑单元版图。
实验原理:集成电路版图设计是电路系统设计与集成电路工艺之间的中间环节。
通过集成电路版图设计,将立体的电路系统转变为二维平面图形。
利用版图制作掩模板,就可以由这些图形限定工艺加工过程,最终还原为基于半导体材料的立体结构。
以最基本的MOS器件为例,工艺生产出的器件应该包含源漏扩散区、栅极以及金属线等结构层。
按照电路设计的要求,在版图中用不同图层分别表示这些结构层,画好各个图层所需的图形,图形的大小等于工艺生产得到的器件尺寸。
正确摆放各图层图形之间的位置关系,绘制完成的版图基本就是工艺生产出的器件俯视图。
器件参数如MOS管的沟道尺寸,由电路设计决定,等于有源区与栅极重叠部分的尺寸,如图1。
其他尺寸由生产工艺条件决定,不能随意设定。
图1在工艺生产中,相同结构层相连即可导电,而不同结构层之间是由氧化层隔绝的,相互没有连接关系,只有制作通孔才能在不同结构层之间导电。
与工艺生产相对应的版图中默认不同图层之间的绝缘关系,因此可以不必画氧化层,却必须画各层之间的通孔。
另外,衬底在版图设计过程中默认存在,不必画出。
而各个N阱、P阱均由工艺生产过程中杂质掺杂形成,版图中必须画出相应图形。
实验步骤:打开指定电路图,浏览并简单分析电路结构;为电路新建版图文件;根据版图基本原理,为电路绘制版图。
(详细内容参考《Cadence virtuoso 使用简介》)实验报告要求:应包含对电路功能的简单分析,以及绘制完成的版图图片。
思考题:观察《Cadence virtuoso 使用简介》中给出的反相器版图,思考为什么把两MOS管栅极放在一条直线上,而不是并排放置。
实验二简单数字逻辑模块版图设计实验目的:了解集成电路版图设计规则;熟悉版图设计技巧;掌握基于DIV A的版图验证方法。
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2) PC机进入方法 ① 先进入系统 ② 进入Terminal窗 方法1:单击鼠标右键=>选New Terminal
方法2:点击红帽子符号=>上拉菜 单,选System Tools→Termimal
③ 提示符后输入icfb & =>按<Enter>键。 3)PC机上系统退出方法: 点击红帽子符号=>上拉菜单,选Log Out→Shut Down→OK
③ 将二者合并成完整的Symbol。
2.5. 电路图的层次化设计 顶层电路由几个单元构成方框图。 从顶层电路中计数器和译码器的Symbol看它们的内部电路结构,要从顶层逐层向 下打开来看。
计数器和译码器
1)从顶层向下看 例:观看计数器各层电路图方法: ① 点击计数器的Symbol选中它。 ② 选命令Design→Hierarchy→Descend Edit…<E> => Descend对话框。
② 在 Library Manager中,选命令File→New→ Library...,
③ 在New Library的文本区输入:abc,点击OK。
(2) 建新文件 1)方法1:① 在CIW,选 File→New→Cellview...,=>“Create e文本区选择库名abc, ③ 在Cell Name中输入单元名inv, ④ 点击Tool文本区右端的按钮,出现下拉菜单。选择Composer-Schematic,在 View Name内自动生成Schematic,
5) 加线名。点击图标Wire Name。
6)编辑器件属性 ① 选中器件。 ② 选命令Edit→Properties→Object…,或快捷键<q>。
7)检查并存盘。命令Check and Save,或点击图标。
(2)建Symbol。 1) 在电路图窗选命令Design→Create Cellview →From Cellview...=>Cellview From Cellview对话框 2) 输入库名和单元名=>Symbol Generation Options对话框。
⑤ 按OK键=>“Virtuoso Schematic Editing”(电路图编辑窗 )。
2)方法2: ① 在Library Manager,选刚建的库abc,
② 在库管理器,选File→New→Cell view...,=>“Create New File”对话框,
以下步骤同方法1②~⑤ 。
2.3. 电路图编辑窗
③ 按Descend对话框的OK键 => 计数器电路图
④ 用步骤 ①~③ 可观看D触发器各层的电路图。
⑤ 查看D触发器中或非门的电路图,选中它。
⑥ 选View Name的选项为cmos_sch,按OK键=>显示晶体管级电路图。
2)从底层逐级向顶层查看。 ①方法:选命令Design→Hierarchy→Descend Edit…<e>。 ②从底层回到顶层的简单方法:用命令Design→Hierarchy→Return to Top。 例:现处于底层的传输门晶体管级,用上述命令能直接回到顶层。
2.2. 建立新库和新文件 (1) 建新库 1)方法1:① 在CIW中,点击File→New→Library...;
② 在New Library对话框内输入库名abc;
③ 选第三个选项: ◆Don't need a techfile ④ 点击Ok键,新库abc建成。
2)方法2:① 点击CIW的Tools→Library Manager...,
2.4. 电路图的输入及编辑 (1) 画电路图 1) 加器件。 ① 选命令Add→Instance...<i>,=> “Add Instance”对话框。
② 点击Browse按钮=>Library Browser
在Sample库和AnalogLib库中包含MOS管符号。 PMOS管
NMOS管
2) 连线。命令Add →Wire(narrow);或快捷键<w>;或点击图标。 3)加电源和地符号。在AnalogLib库中选调。 4)加终端(或管脚)。命令Add→ Pin...或快捷键<p> => Add Pin对话框,输 入管脚名(注意选择方向)。
第2章 Cacence软件
主要内容 2.1. Cacence软件简介 2.2. 建立新库和新文件 2.3. 电路图编辑窗 2.4. 电路图的输入及编辑 2.5. 电路图的层次化设计
2.1. Cacence软件简介 1) UNIX系统(工作站)进入方法 ① 开机=>显示:Please enter your name,输入用户名=>按<Enter>键=>显 示:Please enter your password,输入密码=>按<Enter>键。 ② 按鼠标右键,选Tools →Terminal,进入Terminal窗。 ③ 在提示符后,输入icfb & =>按<Enter>键=>出现CIW(Command Interpreter Window)。
安排管脚位置后按OK键=>系统生成并显示Symbol符号。
3) 输入标准图形符号。命令Add → Import Symbol...。
4) 修改两个符号后合并为一个Symbol: ① 对输入的标准符号去除输入、输出管脚名和接线点,保留框架和其它信息。 ② 在生成的Symbol中保留输入、输出管脚名和接线点。