微电子工艺学试卷(A卷)及参考答案
微电子工艺习题答案(整理供参考)
第一章1.集成电路：通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路互连，“集成”在一块半导体单晶片（如Si、GaAs）上，封装在一个外壳内，执行特定电路或系统功能。
集成电路发展的五个时代及晶体管数目：小规模集成电路（小于100个）、中规模集成电路（100~999）、大规模集成电路（1000~99999）、超大规模集成电路（超过10万）、甚大规模集成电路（1000万左右）。
2、硅片制备（Wafer preparation）、硅片制造（Wafer fabrication）硅片测试/拣选（Wafer test/sort）、装配与封装（Assembly and packaging）、终测（Final test）。
3、半导体发展方向：提高性能、提高可靠性、降低价格。
摩尔定律：硅集成电路按照4年为一代，每代的芯片集成度要翻两番、工艺线宽约缩小30%，IC工作速度提高1.5倍等发展规律发展。
4、特征尺寸也叫关键尺寸，集成电路中半导体器件能够加工的最小尺寸。
5、more moore定律：芯片特征尺寸的不断缩小。
从几何学角度指的是为了提高密度、性能和可靠性在晶圆水平和垂直方向上的特征尺寸的继续缩小，more than moore定律:指的是用各种方法给最终用户提供附加价值，不一定要缩小特征尺寸，如从系统组件级向3D集成或精确的封装级(SiP)或芯片级(SoC)转移。
6、High-K：高介电系数；low-K:低介电系数；Fabless：无晶圆厂；Fablite：轻晶片厂；IDM：Integrated Device Manufactory集成器件制造商；Foundry:专业代工厂；Chipless:无晶片1、原因：更大直径硅片，更多的芯片，单个芯片成本减少；更大直径硅片，硅片边缘芯片减小，成品率提高；提高设备的重复利用率。
硅片尺寸变化：2寸（50mm）-4寸（100mm）-5寸（125mm）-6寸（150mm）-8寸（200mm）-12寸（300mm）-18寸（450mm）.2、物理尺寸、平整度、微粗糙度、氧含量、晶体缺陷、颗粒、体电阻率。
2011级微电子工艺学试卷(A卷)参考答案
同时，通过减小源漏区的结深，抑制短沟效应。
(√)10、CMOS中，阱可为单阱(single well)、双阱(twin well)或是倒退阱(retrograde well)。
单阱工艺有一些缺点，如要达到2～3μm的深度，需要超过1050ºC的高温及长达8h的扩散时间。
这种工艺中，表面掺杂浓度最高，掺杂浓度随着深度递减。
为了降低工艺温度和时间，可利用高能离子注入将离子直接注入到想要的深度而不需通过表面扩散。
深度由离子注入的能量来决定，因此可用不同的注入能量来设计不同深度的阱。
阱中的杂质浓度峰值位于硅衬底表面，因而被称为倒退阱。
(×)二、在给出的选项中选择一个正确的序号填在题后括号中。
(每小题2分，共20分)1、德州仪器公司的科学家被视为微电子时代的先行者之一。
他发明了第一块单片集成电路，为半导体器件的微型化和集成化奠定了基础，目前这个趋势仍然在继续。
因在发明集成电路方面所取得的成就，他于2000年获得诺贝尔物理奖。
(D)A. Gordon MooreB. Robert NoyceC. William ShockleyD. Clair Kilby2、热氧化制备SiO2层时，在氧化气氛中加入氯可以使SiO2的质量得到很大改善，并可以增大氧化速率。
氯的作用主要有以下方面：钝化可动离子，特别是钠离子；增加硅中少数载流子的寿命；减少中的缺陷，提高了抗击穿能力；降低界面态密度和固定电荷密度；。
(D)A. 减少界面陷阱电荷B. 减少氧化层固定电荷C. 减少热载流子效应D. 减少硅中的堆积层错3、传统的隔离工艺有一些缺点，使得其不适合于深亚微米(小于0.25μm)工艺。
硅的高温氧化与长氧化时间造成用于沟道阻断的注入离子(对n沟道MOSFET而言，通常为硼)侵入有源区域并导致阈值电压V T偏移。
因此，横向氧化会导致有源区域的面积减小。
此外，在亚微米隔离间隔中，场氧化层的厚度明显小于生长在宽间隔中的场氧化层。
微电子工艺2011试卷__答案邓小川
………密………封………线………以………内………答………题………无………效……电子科技大学2010-2011学年第2 学期期末考试 A 卷课程名称：微电子工艺考试形式：开卷考试日期：20 年月日考试时长：120分钟课程成绩构成：平时10 %，期中0 %，实验0 %，期末90 %本试卷试题由三部分构成，共 4 页。
一、简答题（共72分，共12题，每题6 分）1、名词解释：摩尔定律、特征尺寸、CMP、SOI、RTA、CVD。
答：Moore law：芯片上所集成的晶体管的数目，每隔18个月翻一番。
（1分）特征尺寸：集成电路中半导体器件能够加工的最小尺寸。
（1分）CMP：化学机械平坦化。
（1分）SOI：绝缘体上硅。
（1分）RTA：快速热退火。
（1分）CVD：化学气相淀积。
（1分）2、刻蚀的目的是什么？何谓无图形刻蚀，举出无图形刻蚀的工艺实例？答：刻蚀的目的：在涂胶的硅片上正确地复制掩膜图形。
（1分）无图形刻蚀是指：不需要光刻版的刻蚀工艺，如：反刻和剥离工艺。
（1分）工艺实例：栅极两侧的sidewall氧化层的形成（2分）；金属硅化物形成后的Ti金属的去处。
（2分）3、MOS器件和双极型器件制造过程中常使用什么晶面方向的硅片，为什么？答：MOS器件：<100> ；（1分）Si/SiO2界面态密度低；（2分）双极器件：<111>；（1分）原子密度大，生长速度快，成本低。
（2分）………密………封………线………以………内………答………题………无………效……4、在集成电路制造工艺中，为什么采用轻掺杂漏（LDD）注入工艺？LDD注入工艺是如何减少结和沟道区间的电场，从而防止热载流子的产生？答：在集成电路制造工艺中，轻掺杂漏（LDD）注入工艺的目的是：减小源漏间电荷穿通的可能性，从而降低沟道漏电流。
（1分）如果没有LDD形成，在晶体管正常工作时会在结和沟道区之间形成高电场，电子在从源区向漏区移动的过程中，将受此电场加速成高能电子，它碰撞产生电子空穴对，热电子从电场获得能量，造成电性能上的问题，如被栅氧化层陷阱俘获，影响器件阈值电压控制。
电科05微电子A卷答案1
2007－2008学年上期微电子学试卷A答案一、FPGA：现场可编程门阵列（1.5分）VLSI：超大规模集成电路（1.5分）LPCVD：低压化学气相淀积（1.5分）VHDL：超高速集成电路硬件描述语言（1.5分）二、本征半导体导电的过程实质上就是电子从价带顶跃迁到导带底的过程（1分），在这个过程中，电子跃迁所需的能量就是导带底与价带顶的能量差，即禁带宽度（1分），通常情况下本征半导体的导电性很差（1分）。
对半导体掺杂实际上就是在禁带中引入杂质能级（1分），电子可从杂质能级跃迁到导带底或从价带顶跃迁到杂质能级（1分），由于杂质能级处于禁带中，故电子在跃迁过程中所需的能量要小于禁带宽度（1分），也就是说电子更容易发生跃迁，所以掺杂半导体的导电性能优于本征半导体。
三、集成电路设计规则通常指的是版图设计规则，即几何设计规则，它是集成电路设计和制备工艺之间的接口，是版图设计所依据的基础。
（2分）设计规则主要有两种表示方法，一种是以 为单位的设计规则（1分），另一种是以微米为单位的设计规则（1分）。
四、栅氧和场氧该用热氧化的方法制备（2分），而布线氧化层介质该用化学气相淀积的方法制备（1分）。
因为，热氧化制备的二氧化硅层比化学气相淀积制备的二氧化硅层质量好得多（1分），而化学气相淀积的效率较高（1分），栅氧和场氧属于器件的组成部分，其质量直接影响着器件的性能（1分），故采用热氧化制备；而布线氧化层介质是各金属连线之间的隔离部分，对其质量要求没有那么高（1分），故采用效率较高的化学气相淀积的方法制备。
五、刻蚀技术主要有湿法刻蚀技术（1分）和干法刻蚀技术（1分）两种。
湿法刻蚀的优点是选择性好、重复性好、生产效率高、设备简单、成本低（1分）；主要缺点是钻蚀严重，对图形的控制性差（1分）。
干法刻蚀的优点是各向异性度较好、可以高保真转移光刻图形（1分）；主要缺点是效率比湿法刻蚀低、且设备复杂、成本较高（1分）。
六、门阵列设计方法（1分）、标准单元设计方法（1分）、积木块设计方法（1分）和可编程逻辑电路设计方法（1分）。
2012级微电子工艺学试卷(A卷)参考答案
华中科技大学光学与电子信息学院考试试卷(A卷)2014～2015学年度第一学期课程名称：微电子工艺学考试年级：2012级考试时间：2015 年1 月28 日考试方式：开卷学生姓名学号专业班级一、判断下列说法的正误，正确的在后面括号中划“√”，错误的在后面括号中划“×”(本大题共10小题，每小题2分，共20分)1、随着器件特征尺寸不断缩小、电路性能不断完善、集成度不断提高，互连线所占面积已成为决定芯片面积的主要因素，互连线导致的延迟已可与器件门延迟相比较，单层金属互连逐渐被多层金属互连取代。
(√)2、采用区熔法进行硅单晶生长时，利用分凝现象将物料局部熔化形成狭窄的熔区，并令其沿锭长从一端缓慢地移动到另一端，重复多次使杂质被集中在尾部或头部，使中部材料被提纯。
区熔法一次提纯的效果比直拉法好，可以制备更高纯度的单晶。
(×)3、缺陷的存在对微电子器件利弊各半：在有源区不希望有二维和三维缺陷，而在非有源区的缺陷能够吸引杂质聚集，使邻近有源区内杂质减少，是有好处的。
(√)4、光刻胶的灵敏度是指完成曝光所需最小曝光剂量(mJ/cm2)，由曝光效率决定(通常负胶比正胶有更高曝光效率) 。
灵敏度大的光刻胶曝光时间较短，但曝光效果较差。
(×)5、无论对于PMOS还是NMOS器件，要得到良好受控的阈值电压，需要控制氧化层厚度、沟道掺杂浓度、金属半导体功函数以及氧化层电荷。
(√)6、半导体掺杂中掺入的杂质必须是电活性的，能提供所需的载流子，使许多微结构和器件得以实现。
掺杂的最高极限由杂质固溶度决定，最低极限由硅晶格生长的杂质决定。
(√)7、离子注入过程是一个平衡过程，带有一定能量的入射离子在靶材内同靶原子核及其核外电子碰撞，逐步损失能量，最后停下来。
(×)8、溅射仅是离子对物体表面轰击时可能发生的四种物理过程之一，其中每种物理过程发生的几率取决于入射离子的剂量。
(√)9、等离子体刻蚀的优点是刻蚀速率较高、刻蚀选择性较好和刻蚀损伤较低，缺点是存在各向异性倾向。
2009级微电子工艺学试卷A卷参考答案
华中科技大学2011—2012学年第二学期 电子科学与技术专业《微电子工艺学》试卷A(开卷)一、判断下列说法的正误,正确的在后面括号中划“√”,错误的在后面括号中划“×”(本大题共10小题,每小题1分,共10分)1、单晶生长实际上就是液固两相的转化,实现条件就是在两相界面附近存在浓度梯度。
( × )2、如果光刻胶的CMTF 小于实际光刻图形的MTF,则光刻图形上的最小尺寸线条可能被分辨。
反之,不能被分辨。
(√ )3、热氧化过程中,硅内靠近Si-SiO 2 界面的杂质将在界面两边的硅与二氧化硅中形成再分布。
对于k <1、二氧化硅中的慢扩散杂质,再分布之后靠近界面处二氧化硅中的杂质浓度比硅中高,硅表面附近浓度下降。
( √ )4、研究表明,杂质在半导体晶体中的扩散虽然比较复杂,但可以归纳为几种典型的形式,如填隙式与替位式扩散,其中替位式扩散的速度较快。
( × )5、离子注入掺杂时,降低离子能量就是形成浅结的重要方法。
但在低能情况下,沟道效应很明显,可能使结深增加一倍,且离子束稳定性降低。
( √ )6、氮化硅(Si 3N 4)薄膜介电常数约 6~9,不能作为层间绝缘层,否则将造成较大寄生电容,降低电路速度。
但它对杂质扩散有极强掩蔽能力,可以作为器件最终钝化层与机械保护层以及硅选择性氧化的掩模。
( √ )7、自掺杂效应就是气相外延过程中的无意识掺杂效应,采取适当措施可以完全避免,例如降低由衬底蒸发的杂质量以及避免使蒸发出的杂质重新进入外延层。
( × )8、溅射仅就是离子对物体表面轰击时可能发生的四种物理过程之一,其中每种物理过程发生的几率取决于入射离子的剂量。
( × )9、等离子体刻蚀与溅射刻蚀并无明显界限,化学反应与物理作用都可能发生,具体刻蚀模式取决于系统压力、温度、气流、功率及相关可控参数。
( √ )10、MOS 器件之间就是自隔离的(self-isolated),可大大提高集成度。
微电子工艺习题参考解答
CRYSTAL GROWTH AND EXPITAXY1．画出一50cm 长的单晶硅锭距离籽晶10cm 、20cm 、30cm 、40cm 、45cm 时砷的掺杂分布。
（单晶硅锭从融体中拉出时，初始的掺杂浓度为1017cm -3） 2．硅的晶格常数为5.43Å．假设为一硬球模型： (a)计算硅原子的半径。
(b)确定硅原子的浓度为多少(单位为cm -3)?(c)利用阿伏伽德罗(Avogadro)常数求出硅的密度。
3．假设有一l0kg 的纯硅融体，当硼掺杂的单晶硅锭生长到一半时，希望得到0.01 Ω·cm 的电阻率，则需要加总量是多少的硼去掺杂?4．一直径200mm 、厚1mm 的硅晶片，含有5.41mg 的硼均匀分布在替代位置上，求： (a)硼的浓度为多少?(b)硼原子间的平均距离。
5．用于柴可拉斯基法的籽晶，通常先拉成一小直径(5.5mm)的狭窄颈以作为无位错生长的开始。
如果硅的临界屈服强度为2×106g/cm2，试计算此籽晶可以支撑的200mm 直径单晶硅锭的最大长度。
6．在利用柴可拉斯基法所生长的晶体中掺入硼原子，为何在尾端的硼原子浓度会比籽晶端的浓度高?7．为何晶片中心的杂质浓度会比晶片周围的大?8．对柴可拉斯基技术，在k 0=0.05时，画出C s /C 0值的曲线。
9．利用悬浮区熔工艺来提纯一含有镓且浓度为5×1016cm -3的单晶硅锭。
一次悬浮区熔通过，熔融带长度为2cm ，则在离多远处镓的浓度会低于5×1015cm -3？10．从式L kx s e k C C /0)1(1/---=，假设k e =0.3，求在x/L=1和2时，C s /C 0的值。
11．如果用如右图所示的硅材料制造p +-n 突变结二极管，试求用传统的方法掺杂和用中子辐照硅的击穿电压改变的百分比。
12．由图10.10，若C m =20％，在T b 时，还剩下多少比例的液体?13．用图10.11解释为何砷化镓液体总会变成含镓比较多?14．空隙n s 的平衡浓度为Nexp[-E s /(kT)]，N 为半导体原子的浓度，而E s 为形成能量。
微电子工艺习题参考解答
CRYSTAL GROWTH AND EXPITAXY1．画出一50cm 长的单晶硅锭距离籽晶10cm 、20cm 、30cm 、40cm 、45cm 时砷的掺杂分布。
（单晶硅锭从融体中拉出时，初始的掺杂浓度为1017cm -3） 2．硅的晶格常数为?．假设为一硬球模型： (a)计算硅原子的半径。
(b)确定硅原子的浓度为多少(单位为cm -3)(c)利用阿伏伽德罗(Avogadro)常数求出硅的密度。
3．假设有一l0kg 的纯硅融体，当硼掺杂的单晶硅锭生长到一半时，希望得到 Ω·cm 的电阻率，则需要加总量是多少的硼去掺杂4．一直径200mm 、厚1mm 的硅晶片，含有的硼均匀分布在替代位置上，求： (a)硼的浓度为多少(b)硼原子间的平均距离。
5．用于柴可拉斯基法的籽晶，通常先拉成一小直径的狭窄颈以作为无位错生长的开始。
如果硅的临界屈服强度为2×106g/cm2，试计算此籽晶可以支撑的200mm 直径单晶硅锭的最大长度。
6．在利用柴可拉斯基法所生长的晶体中掺入硼原子，为何在尾端的硼原子浓度会比籽晶端的浓度高7．为何晶片中心的杂质浓度会比晶片周围的大8．对柴可拉斯基技术，在k 0=时，画出C s /C 0值的曲线。
9．利用悬浮区熔工艺来提纯一含有镓且浓度为5×1016cm -3的单晶硅锭。
一次悬浮区熔通过，熔融带长度为2cm ，则在离多远处镓的浓度会低于5×1015cm -3 10．从式L kx s e k C C /0)1(1/---=，假设k e =，求在x/L=1和2时，C s /C 0的值。
11．如果用如右图所示的硅材料制造p +-n 突变结二极管，试求用传统的方法掺杂和用中子辐照硅的击穿电压改变的百分比。
12．由图，若C m =20％，在T b 时，还剩下多少比例的液体13．用图解释为何砷化镓液体总会变成含镓比较多14．空隙n s 的平衡浓度为Nexp[-E s /(kT)]，N 为半导体原子的浓度，而E s 为形成能量。
微电子工艺作业参考答案（第1-第10次）
微电⼦⼯艺作业参考答案（第1-第10次）微电⼦⼯艺作业参考答案第⼀次作业（全体交）1、简单叙述微电⼦学对⼈类社会的作⽤答：⾃上世纪40年代晶体管诞⽣以来，微电⼦学科技术发展异常迅猛，⽬前已进⼊到巨⼤规模集成电路和系统集成时代，已经成为整个信息时代的标志和基础。
可以毫不夸张地说，没有微电⼦就没有今天的信息社会。
纵观⼈类社会发展的⽂明史，⼀切⽣产⽅式的重⼤变⾰都是由新的科学发明⽽引起的。
科学技术作为第⼀⽣产⼒，推动者社会向前发展。
1774年，英国格拉斯哥⼤学的修理⼯⽡特发明了蒸汽机，触发了第⼀次⼯业⾰命，产⽣了近代纺织业和机械制造业，使⼈类进⼊了利⽤机器延伸和发展⼈类体⼒劳动的时代。
1866年，德国科学家西门⼦发明了发发电机，引发了以电⽓化⼯业为代表的第⼆次技术⾰命。
当前，我们正在经历着⼀场新的技术⾰命，虽然第三次技术⾰命包含了新材料、新能源、⽣物⼯程、海洋⼯程、航天⼯程和电⼦信息技术等等，但影响最⼤、渗透性最强、最具有新技术⾰命代表性的仍是以微电⼦技术为核⼼的电⼦信息技术。
信息是客观事物状态和运动特征的⼀种普遍表现形式，是继材料和能源之后的第三⼤资源，是⼈类物质⽂明与精神⽂明赖以发展的三⼤⽀柱之⼀。
⽬前，全球正处在⼀场跨越时空的新的信息技术⾰命中，它将⽐⼈类历史上的任何⼀次技术⾰命对社会经济、政治、⽂化等带来的冲击都更为巨⼤，它将改变我们⼈类的⽣产⽅式、⽣活⽅式、⼯作⽅式，以及治理国家的⽅式。
实现社会信息化的关键是各种计算机和通讯设备，但其基础都是半导体和微电⼦技术。
1946年，美国宾⼣法尼亚⼤学莫尔学院诞⽣了世界第⼀台电⼦计算机ENIAC，运⾏速度只有每秒5000次，存储容量只有千位，平均稳定运⾏时间只有7分钟。
当时的专家认为，全世界只要有4台ENIAC就⾜够了。
然⽽，仅仅过了半多世纪，现在全世界的计算机数量已多达数亿台。
造成这个巨⼤变⾰的技术基础就是微电⼦。
现在，电⼦信息产业已经成为全球第⼀⼤产业。
微电子工艺原理试题
微电⼦⼯艺原理试题微电⼦⼯艺原理⼀、单项选择1.The most common reticle reduction ratio used with step-and-scan exposure tools is（）a.1:1 and 4:1b. 1:1 and 5:1c.4:1 and 5:1d.4:12. Which of the following processes are performed in the diffusion area? Circle all that apply. （）a. wafer cleansb.high temperature processingc.metallizationd.polishinge.photoresist stripping3.What are the three production areas where photoresist-coated wafers can be found? （）a.diffusionb.photolithographyc.etchd.implante.thin filmsf.polish4. Which of the following is not a common production tool in the thin films area? （）a.plasma resist stripperb.CVD systemsC. PVD systemsd.rapid thermal anneal systeme.sputtering systemf.spin-on-glass dispense system5.What does the term CMP stand for? （）a.chemically modulated photostabilizerb.chemical mechanical propellantc.chemicaly manipulated plasmad. chemical mechanical planarization6.What is another name for CMP? （）a.etchb.implantc.polishd.diffusion7.The term WET stands for（）a.wafer etch technologyb. wet etch for titanium contanctsc. wafer elastomeric treatmentd. wafer electrical test8. The data obtained from wafer test/sort is used to（）a.determine which wafers need to go through WET.b.determine which wafers need to go through backgrind.c.determines the die yield for each wafer.d.calculate cycle time for wafer production.9.The wafer is tested twice in order to determine its product worthiness（）a.once after first metal etch and after the completion of the last wafer process step.b.once before the contanct etch and after the completion of the wafer process flow.c. once after the first ion implant and after the completion of the wafer process flow.d.once at wafer/test sort and after die separation.10.The purpose of the contanct formation process is to （）a.insulate all exposed silicon areas of the wafer.b.form metal contacts on all active areas of the silicon.c.create barriers for charge carriers between transistors.d.form metal contacts on all exposed areas of silicon dioxide.11.What are the reasons for the thermal anneal process after ion implantation? （）a.Annealing ensures that the silicon is ready to bond with the implanted tungsten.b. Annealing the wafer after implant prepares the silicon for the STI etch processc. Anneal drives dopants further into the silicon and recrystalizes the substrate.d. Anneal helps clean off residual oxide from the silicon substrate.12.What is shallow trench isolation (STI)? （）a.STI utilizes an older selective oxidation technique to isolate transistors.b. STI forms oxide structures atop the substrate to isolate neighboring transistorsc. STI forms windows in a nitride mask which allow some silicon to be oxidazed.d. STI uses oxide-filled trenches to isolate transistors from each other.⼆、翻译并解释1.active region —有源区有源区：硅⽚上做有源器件的区域。
最新微电子工艺学试卷(A卷)及参考答案
华中科技大学2010—2011学年第二学期 电子科学与技术专业《微电子工艺学》试卷（A 卷）一、判断下列说法的正误，正确的在后面括号中划“√”，错误的在后面括号中划“×”（本大题共12小题，每小题2分，共24分）1、用来制造MOS 器件最常用的是（100）面的硅片，这是因为（100）面的表面状态更有利于控制MOS 器件开态和关态所要求的阈值电压。
（√）2、在热氧化过程的初始阶段，二氧化硅的生长速率由氧化剂通过二氧化硅层的扩散速率决定，处于线性氧化阶段。
（ × ）3、在一个化学气相淀积工艺中，如果淀积速率是反应速率控制的，则为了显著增大淀积速率，应该增大反应气体流量。
（ × ）4、LPCVD 紧随PECVD 的发展而发展。
由660℃降为450℃，采用增强的等离子体，增加淀积能量，即低压和低温。
（×）5、蒸发最大的缺点是不能产生均匀的台阶覆盖，但是可以比较容易的调整淀积合金的组分。
（×）6、化学机械抛光(CMP)带来的一个显著的质量问题是表面微擦痕。
小而难以发现的微擦痕导致淀积的金属中存在隐藏区，可能引起同一层金属之间的断路。
（√）7、曝光波长的缩短可以使光刻分辨率线性提高，但同时会使焦深线性减小。
如果增大投影物镜的数值孔径，那么在提高光刻分辨率的同时，投影物镜的焦深也会急剧减小，因此在分辨率和焦深之间必须折衷。
（ √ ）8、外延生长过程中杂质的对流扩散效应，特别是高浓度一侧向异侧端的扩散，不仅使界面附近浓度分布偏离了理想情况下的突变分布而形成缓变，且只有在离界面稍远处才保持理想状态下的均匀分布，使外延层有效厚度变窄。
（ × ）9、在各向同性刻蚀时，薄膜的厚度应该大致大于或等于所要求分辨率的三分之一。
如果图形所要求的分辨率远小于薄膜厚度，则必须采用各向异性刻蚀。
（ × ）10、热扩散中的横向扩散通常是纵向结深的75%~85%。
先进的MOS 电路不希望发生横向扩散，因为它会导致沟道长度的减小，影响器件的集成度和性能。
微电子工艺学A智慧树知到答案章节测试2023年上海大学
第一章测试1.世界上第一个集成电路制造所用的衬底是（）。
A:锗单晶B:多晶硅C:硅单晶D:金衬底答案:A2.麒麟980芯片采用的工艺水平是（）。
A:7 nmB:10 nmC:5 nmD:9 nm答案:A3.发明集成电路的公司有（）。
A:仙童半导体B:英伟达C:英特尔D:德州仪器答案:AD4.微电子产业的特点有( )。
A:制造环境要求高B:技术含量高，人才需要大C:商品寿命短D:对材料及产品可靠性要求高答案:ABCD5.摩尔定律会一直发展下去。
（）A:对B:错答案:B6.集成电路制造所需的单晶硅纯度在11－12个9。
（）A:错B:对答案:B7.____理论的提出是集成电路平面工艺实现的前提。
答案:8.集成电路(IC)将发展成为____。
答案:第二章测试1.如下选项那个不是离子注入工艺过程中，减少沟道效应的措施（）。
A:表面预非晶化B:表面用掩膜C:增加注入能量D:增加注入剂量答案:C2.下列哪个杂质允许在硅中存在的？( )A:OB:CC:NaD:Cu答案:D3.硅的四种掺杂方式有以下几种？（）A:中子嬗变掺杂B:扩散掺杂法C:离子注入D:原位掺杂答案:ABCD4.金刚石结构的立方晶胞空间利用率为34%。
（）A:错B:对答案:A5.硅的解理面为（110）面。
（）A:错B:对答案:A6.对于固相-液相的界面，由于杂质在不同相中的溶解度不一样，所以杂质在界面两边材料中分布的浓度是不同的，这就是所谓杂质的____。
答案:7.硅中点缺陷分_缺陷和_缺陷。
答案:第三章测试1.金刚石结构的立方晶胞空间利用率为74%。
（）A:对B:错答案:A2.硅烷法制备高纯硅的步骤不包括哪一项？（）A:制备硅烷B:硅烷热分解C:精馏D:固体吸附法答案:C3.目前制备SOI 材料的主流技术有几种？（）A:注氧隔离法B:智能剥离法C:键合再减薄技术答案:ABC4.物理提纯法制备多晶硅过程中，硅参加了化学反应。
（）A:对B:错答案:A5.无坩埚制备单晶硅的生长方法叫____法。
微电子工艺习题参考解答
创作编号：BG7531400019813488897SX 创作者： 别如克*CRYSTAL GROWTH AND EXPITAXY1．画出一50cm 长的单晶硅锭距离籽晶10cm 、20cm 、30cm 、40cm 、45cm 时砷的掺杂分布。
（单晶硅锭从融体中拉出时，初始的掺杂浓度为1017cm -3） 2．硅的晶格常数为5.43Å．假设为一硬球模型： (a)计算硅原子的半径。
(b)确定硅原子的浓度为多少(单位为cm -3)?(c)利用阿伏伽德罗(Avogadro)常数求出硅的密度。
3．假设有一l0kg 的纯硅融体，当硼掺杂的单晶硅锭生长到一半时，希望得到0.01 Ω·cm 的电阻率，则需要加总量是多少的硼去掺杂?4．一直径200mm 、厚1mm 的硅晶片，含有5.41mg 的硼均匀分布在替代位置上，求：(a)硼的浓度为多少?(b)硼原子间的平均距离。
5．用于柴可拉斯基法的籽晶，通常先拉成一小直径(5.5mm)的狭窄颈以作为无位错生长的开始。
如果硅的临界屈服强度为2×106g/cm2，试计算此籽晶可以支撑的200mm 直径单晶硅锭的最大长度。
6．在利用柴可拉斯基法所生长的晶体中掺入硼原子，为何在尾端的硼原子浓度会比籽晶端的浓度高?7．为何晶片中心的杂质浓度会比晶片周围的大?8．对柴可拉斯基技术，在k 0=0.05时，画出C s /C 0值的曲线。
9．利用悬浮区熔工艺来提纯一含有镓且浓度为5×1016cm -3的单晶硅锭。
一次悬浮区熔通过，熔融带长度为2cm ，则在离多远处镓的浓度会低于5×1015cm -3？ 10．从式L kx s e k C C /0)1(1/---=，假设k e =0.3，求在x/L=1和2时，C s /C 0的值。
11．如果用如右图所示的硅材料制造p +-n 突变结二极管，试求用传统的方法掺杂和用中子辐照硅的击穿电压改变的百分比。
微电子工艺学试卷(A卷)参考答案
华中科技大学2011—2012学年第二学期 电子科学与技术专业《微电子工艺学》试卷A(开卷)一、判断下列说法的正误，正确的在后面括号中划“√”，错误的在后面括号中划“×”(本大题共10小题，每小题1分，共10分)1、单晶生长实际上是液固两相的转化，实现条件是在两相界面附近存在浓度梯度。
( × )2、如果光刻胶的CMTF 小于实际光刻图形的MTF ，则光刻图形上的最小尺寸线条可能被分辨。
反之，不能被分辨。
(√ )3、热氧化过程中，硅内靠近Si-SiO 2 界面的杂质将在界面两边的硅和二氧化硅中形成再分布。
对于k <1、二氧化硅中的慢扩散杂质，再分布之后靠近界面处二氧化硅中的杂质浓度比硅中高，硅表面附近浓度下降。
( √ )4、研究表明，杂质在半导体晶体中的扩散虽然比较复杂，但可以归纳为几种典型的形式，如填隙式和替位式扩散，其中替位式扩散的速度较快。
( × )5、离子注入掺杂时，降低离子能量是形成浅结的重要方法。
但在低能情况下，沟道效应很明显，可能使结深增加一倍，且离子束稳定性降低。
( √ )6、氮化硅(Si 3N 4)薄膜介电常数约 6~9，不能作为层间绝缘层，否则将造成较大寄生电容，降低电路速度。
但它对杂质扩散有极强掩蔽能力，可以作为器件最终钝化层和机械保护层以及硅选择性氧化的掩模。
( √ )7、自掺杂效应是气相外延过程中的无意识掺杂效应，采取适当措施可以完全避免，例如降低由衬底蒸发的杂质量以及避免使蒸发出的杂质重新进入外延层。
( × )8、溅射仅是离子对物体表面轰击时可能发生的四种物理过程之一，其中每种物理过程发生的几率取决于入射离子的剂量。
( × )9、等离子体刻蚀与溅射刻蚀并无明显界限，化学反应和物理作用都可能发生，具体刻蚀模式取决于系统压力、温度、气流、功率及相关可控参数。
( √ )10、MOS 器件之间是自隔离的(self-isolated)，可大大提高集成度。
电子工艺考试题1
电子工艺考试题（ A1 ）（考试时间 60 分钟）院（系）专业班姓名：座号：考试日期：一、选择填空题：（在备选答案中选择正确的答案并填上该答案的号码。
共 28 分）1 ．有一瓷介电容器的数码值为 473J ，表示其电容量为（）；误差为（）。
a ： 47 μ F;b ： 0.047 μ F ;c ： 0.47 μ F ;d ：± 1％ ;e ：± 5％ ;f ：± 10％2 ．在桥式整流电路制作中若有一个二极管极性焊反，将会造成（A）。
a ：变压器副边短路 ;b ：整流输出为半波整流；c ：整流输出极性改变3 ．三端稳压器加散热器的作用是为了提高稳压器的（a）。
a ：耗散功率 ;b ：增大输出电流 ;c ：提高输出电压 ;d ：改善纹波系数4 ．下面的布版设计图哪些较为合理？答：（A）（B）（D）。
a b c d e f5 ．下面哪些情况将会影响焊接质量？答：（B）（D）（E）。
a ：焊盘涂松香酒精偏多：b ；被焊面有油污或存在氧化层；c ：焊点旁边有松香痂：d ：加热时间过长造成助焊剂挥发失效；e ：加热时间不够；f ：焊盘形状不规整6 ．要想获得较为理想的焊点，烙铁头应接触右图所示哪点位置？答：（C）。
7 ．三极管 TIP42 处于饱和工作状态，测得三只管脚的电位分别为 U ＝ 16V; U =15.5V; U =16.2V 。
可判断：（）。
a ：①脚为基极；②脚为发射极；③脚为集电极b ：①脚为集电极；②脚为基极；③脚为发射极c ：①脚为发射极；②脚为基极；③脚为集电极8 ．书中 P 58 图 5-3 中的二极管 D 3 ，在电路正常充电时起（）作用；定值停充后起（）作用。
a ：限流；b ：箝位；c ：隔离；d ：整流；e ：分流二．调试分析题：（在备选答案中选择正确的答案并填上该答案的号码。
共 60 分）（一）分析书 P 55 图 5 －１稳压电源电路在调试过程中出现的各种现象：1 ．在电路安装焊接过程中，错将 R 3 与 R 5 的安装位置对调，通电调试发现：空载时 Q 1 处于（）状态； Q2 处于（）状态；额定负载下 Q 1 管处于（）状态； Q 2 管处于（）状态。
微电子工艺学试卷(A卷)及参考答案
文档来源为:从网络收集整理.word 版本可编辑.欢迎下载支持.华中科技大学2010—2011学年第二学期 电子科学与技术专业《微电子工艺学》试卷（A 卷）一、判断下列说法的正误，正确的在后面括号中划“√”，错误的在后面括号中划“×”（本大题共12小题，每小题2分，共24分）1、用来制造MOS 器件最常用的是（100）面的硅片，这是因为（100）面的表面状态更有利于控制MOS 器件开态和关态所要求的阈值电压。
（√）2、在热氧化过程的初始阶段，二氧化硅的生长速率由氧化剂通过二氧化硅层的扩散速率决定，处于线性氧化阶段。
（× ）3、在一个化学气相淀积工艺中，如果淀积速率是反应速率控制的，则为了显著增大淀积速率，应该增大反应气体流量。
（ × ）4、LPCVD 紧随PECVD 的发展而发展。
由660℃降为450℃，采用增强的等离子体，增加淀积能量，即低压和低温。
（×）5、蒸发最大的缺点是不能产生均匀的台阶覆盖，但是可以比较容易的调整淀积合金的组分。
（×）6、化学机械抛光(CMP)带来的一个显著的质量问题是表面微擦痕。
小而难以发现的微擦痕导致淀积的金属中存在隐藏区，可能引起同一层金属之间的断路。
（√）7、曝光波长的缩短可以使光刻分辨率线性提高，但同时会使焦深线性减小。
如果增大投影物镜的数值孔径，那么在提高光刻分辨率的同时，投影物镜的焦深也会急剧减小，因此在分辨率和焦深之间必须折衷。
（ √ ）8、外延生长过程中杂质的对流扩散效应，特别是高浓度一侧向异侧端的扩散，不仅使界面附近浓度分布偏离了理想情况下的突变分布而形成缓变，且只有在离界面稍远处才保持理想状态下的均匀分布，使外延层有效厚度变窄。
（ × ）9、在各向同性刻蚀时，薄膜的厚度应该大致大于或等于所要求分辨率的三分之一。
如果图形所要求的分辨率远小于薄膜厚度，则必须采用各向异性刻蚀。
（ × ）10、热扩散中的横向扩散通常是纵向结深的75%~85%。
2010级微电子工艺学试卷(A卷)参考答案
作条件以获得最佳刻蚀效果。
(×)9、微电子工艺中用于互连、欧姆接触、金属—半导体整流接触的金属膜的形成过程称为金属化。
要获得低接触电阻的金—半接触，必须增加金属—半导体接触的势垒高度并降低半导体的掺杂浓度。
(×)10、所有CMOS电路都有寄生双极型晶体管所引起的闩锁问题。
消除闩锁效应的方法：在轻掺杂衬底上生长的重掺杂外延层中制造器件。
因为高电阻衬底可以旁路外延层，降低基区电阻；同时轻掺杂衬底还可以促进外延层基区少数载流子的复合，从而使寄生晶体管失效；另一个可有效避免闩锁问题的工艺技术是浅沟槽隔离。
(×)二、在给出的选项中选择一个正确的序号填在题后括号中。
(每小题2分，共20分)1、在以硅器件为主的无线电射频(rf)和高频应用上，集成电路电感已经越来越受到注意。
利用IC工艺可以制作出各式各样的电感，其中最普遍的为。
为了评价这个电感，品质因子(qualityfactor)Q是一个重点考虑的因素。
Q值越高，来自电阻的损失就越小，因此，电路的特性越佳。
( B)A. 薄膜条形电感B. 薄膜螺旋形电感C. 厚膜螺旋形电感D. 厚膜条形电感2、大部分用于IC的双极型晶体管为型，因为在基区部分的少数载流子(电子)有较高的迁移率，使它比型具有较快的速度表现。
( D)A. p-n-p；n-p-nB. p-n-n；n-p-pC.p-p-n；n-n-pD. n-p-n；p-n-p3、在n-p-n双极型晶体管的基本制作程序的隔离方法中，器件之间用其周围的来隔离，而器件与衬底之间用一个来隔离。
( A)A.氧化层，n+-p结(埋层)B. 氧化层，p+-n结(埋层)C. n+-p结(埋层)，氧化层D. p+-n结(埋层)，氧化层4、在n-p-n双极型晶体管的基本制作程序中，需要一道光刻工艺规定用于分离基区与发射区接触区域的氧化层区域。
这会造成在隔离区域内有一大块不起作用的器件面积，不但会增加寄生电容，也会增加导致晶体管特性衰退的电阻。
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华中科技大学2010—2011学年第二学期 电子科学与技术专业《微电子工艺学》试卷（A 卷）一、判断下列说法的正误，正确的在后面括号中划“√”，错误的在后面括号中划“×”（本大题共12小题，每小题2分，共24分）1、用来制造MOS 器件最常用的是（100）面的硅片，这是因为（100）面的表面状态更有利于控制MOS 器件开态和关态所要求的阈值电压。
（√）2、在热氧化过程的初始阶段，二氧化硅的生长速率由氧化剂通过二氧化硅层的扩散速率决定，处于线性氧化阶段。
（ × ）3、在一个化学气相淀积工艺中，如果淀积速率是反应速率控制的，则为了显著增大淀积速率，应该增大反应气体流量。
（ × ）4、LPCVD 紧随PECVD 的发展而发展。
由660℃降为450℃，采用增强的等离子体，增加淀积能量，即低压和低温。
（×）5、蒸发最大的缺点是不能产生均匀的台阶覆盖，但是可以比较容易的调整淀积合金的组分。
（×）6、化学机械抛光(CMP)带来的一个显著的质量问题是表面微擦痕。
小而难以发现的微擦痕导致淀积的金属中存在隐藏区，可能引起同一层金属之间的断路。
（√）7、曝光波长的缩短可以使光刻分辨率线性提高，但同时会使焦深线性减小。
如果增大投影物镜的数值孔径，那么在提高光刻分辨率的同时，投影物镜的焦深也会急剧减小，因此在分辨率和焦深之间必须折衷。
（ √ ）8、外延生长过程中杂质的对流扩散效应，特别是高浓度一侧向异侧端的扩散，不仅使界面附近浓度分布偏离了理想情况下的突变分布而形成缓变，且只有在离界面稍远处才保持理想状态下的均匀分布，使外延层有效厚度变窄。
（ × ）9、在各向同性刻蚀时，薄膜的厚度应该大致大于或等于所要求分辨率的三分之一。
如果图形所要求的分辨率远小于薄膜厚度，则必须采用各向异性刻蚀。
（ × ）10、热扩散中的横向扩散通常是纵向结深的75%~85%。
先进的MOS 电路不希望发生横向扩散，因为它会导致沟道长度的减小，影响器件的集成度和性能。
（√）11、离子注入能够重复控制杂质的浓度和深度，因而在几乎所有应用中都优于扩散。
（ ×） 12、侧墙用来环绕多晶硅栅，防止更大剂量的源漏注入过于接近沟道以致可能发生源漏穿通。
（√） 二、选择填空。
(本大题共8小题，每小题2分，共16分。
在每小题给出的四个选项中，有的只有一个选项正确，有的有多个选项正确，全部选对得2分，选对但不全的得1分，有选错的得0分)1、微电子器件对加工环境的空气洁净度有着严格的要求。
我国洁净室及洁净区空气中悬浮粒子洁净度标准GB50073-2001中，100级的含义是：每立方米空气中大于等于0.1 m 的悬浮粒子的最大允许个数为（ B ）A 、35；B 、100；C 、102；D 、237。
2、采用二氧化硅薄膜作为栅极氧化层，是利用其具有的（ A 、D ）A 、高电阻率；B 、高化学稳定性；C 、低介电常数；D 、高介电强度。
3、如果淀积的膜在台阶上过度地变薄，就容易导致高的膜应力、电短路或者在器件中产生不希望的（A ）。
A. 诱生电荷B. 鸟嘴效应C. 陷阱电荷D. 可移动电荷 4、浸入式光刻技术可以使193 nm 光刻工艺的最小线宽减小到45 nm 以下。
它通过采用折射率高的一︑密封线内不准答题︒二︑姓名︑学号不许涂改︐否则试卷无效︒三︑考生在答题前应先将姓名︑学号︑年级和班级填写在指定的方框内︒四︑试卷印刷不清楚︒可举手向监考教师询问︒注意液体代替透镜组件间的空气，达到（D）的目的。
A、增大光源波长；B、减小光源波长；C、减小光学系统数值孔径；D、增大光学系统数值孔径。
5、刻蚀是用化学方法或物理方法有选择地从硅片表面去除不需要材料的工艺过程，其基本目标是（B）。
A. 有选择地形成被刻蚀图形的侧壁形状B. 在涂胶的硅片上正确地复制掩膜图形C. 变成刻蚀介质以形成一个凹槽D. 在大于3微米的情况下，混合发生化学作用与物理作用6、杂质在硅晶体中的扩散机制主要有两种，分别是间隙式扩散机制和替代式扩散机制。
杂质只有在成为硅晶格结构的一部分，即（A），才有助于形成半导体硅。
A. 激活杂质后B. 一种物质在另一种物质中的运动C. 预淀积D. 高温多步退火7、离子注入过程是一个非平衡过程，高能离子进入靶后不断与原子核及其核外电子碰撞，逐步损失能量，最后停下来。
停下来的位置是随机的，大部分不在晶格上，因而没有（A）。
A. 电活性B. 晶格损伤C. 横向效应D. 沟道效应8、对于CMOS晶体管，要得到良好受控的阈值电压，需要控制（A、B、C、D ）等工艺参数。
A、氧化层厚度；B、沟道中掺杂浓度；C、金属半导体功函数；D、氧化层电荷。
三、简明回答下3小题，第1、2小题各9分，第3小题12分，共30分）、依照右图，对硅片制造厂的六个分区分别做一个简短的描述，要求写出分区的主要功能、主要（1）扩散区。
扩散区一般认为是进行高温工艺及薄膜淀积的区域。
主要设备：高温扩散炉：℃，能完成氧化、扩散、淀积、退火以及合金等多种工艺流程。
湿法清洗设备。
（2）光刻。
主要设备：涂胶/显影设备，步进光刻（3）刻蚀。
用化学或物理方法有选择地从硅片表面去除不需要材料，在硅片上没有光刻胶保护。
（4）离子。
（5）薄膜生长。
CVD工具、PVD工具、SOG（spin-on-glass）系统、RTP系。
（6）抛光。
化学机械平坦化是一种表面全局平坦化技术，通过化学反应和机wafer scrubber），清洗装置，测量装置。
（各1.5分）、右图为铝金属化与铜金属化工艺的（a）铝金属化工艺/平坦化一︑密封线内不准答题︒二︑姓名︑学号不许涂改︐否则试卷无效︒三︑考生在答题前应先将姓名︑学号︑年级和班级填写在指定的方框内︒四︑试卷印刷不清楚︒可举手向监考教师询问︒注意上层铝导线刻蚀 （b ）铜金属化工艺 下层铜导线层间绝缘介质沉积/平坦化 铜导线槽刻蚀 通孔刻蚀铜填充（电镀/化学镀）化学机械抛光（CMP ），去除多余的铜。
3、识别右图所示工艺，写出每个步骤名称并进行描述。
答：右图所示工艺每个步骤名称为：1 气相成底膜：清洗、脱水，脱水烘焙后立即用HMDS 进行成膜处理，起到粘附促进剂的作用。
2 采用旋转涂胶的方法涂上液相光刻胶材料。
3 软烘：其目的是除去光刻胶中的溶剂。
45 曝光后烘焙：深紫外（DUV ）光刻胶在100-1106 显影：是在硅片表面光刻胶中产生图形的关键步骤。
7 坚膜烘焙：要求会发掉存留的光刻胶溶剂，提高光刻胶对硅片表面的粘附性。
8 显影后检查：目的是找出光刻胶有质量问题的硅片，描述光刻胶工艺性能以满足规范要求。
（各1.5分）四、计算题（本大题共3小题，第1小题6分，第2小题9分，第3小题15分，共30分）1、假设某项化学气相淀积工艺受反应速率控制，在700 ℃和800 ℃时的淀积速率分别为500 Å/min 和2000Å/min ，请计算在900℃下的淀积速率是多少？实际测量发现900℃下淀积速率远低于计算值，说明什么？怎样证明？（化学气相淀积的反应速率常数[]0exp /s a k k E kT =-，k ＝8.614×10-5eV/K ）解：如果淀积工艺受反应速率控制，则反应速率R ∝反应速率常数k s ，于是有：从而得到： ，解出：R 900＝6313Å/min 如果实际淀积速率远低于计算得到的淀积速率，则很有可能在900℃下，淀积过程已经不是反应速率控制，而是由质量输运控制。
证明方法：在900℃下，改变反应气体的流量，如果淀积速率有明显的改变，则证明淀积速率由质量输运控制。
2、最初只知道一个特殊的硅器件掺杂是用离子注入方法制备的，后经过测量得知: 表面杂质浓度为4×1013cm －3，峰值在1800Å深处，峰值浓度为5×1017cm －3。
假定离子注入服从对称高斯分布，你能估计出它的注入剂量是多少吗？解：51800A 1.810p R cm -==⨯ （2分）22max 22 exp 22p p s p p R R C C σσ⎛⎫⎛⎫--== ⎪ ⎪⎪ ⎪⎝⎭⎝⎭（2分）80090090070070020001111exp (), exp ()50010739735001173973a a R ER R E R k R k ⎡⎤⎡⎤==--==--⎢⎥⎢⎥⎣⎦⎣⎦90011ln 500117397311ln 41073973R -=-一︑密封二︑姓名三︑考生四︑试卷注意。