教案时序逻辑电路
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计算机结构与逻辑设计
09级
（第七次课）
教案时序逻辑电路
测验评述
教案时序逻辑电路
画出下面触发器的输出波形
S R D CP Q
教案时序逻辑电路
S
Q
1D
C1
R
S
先再按在S基 保R本持触区CP发域D器内Q的按D方Q触法发对
R
S器、的1R方作优级法1先高图画x 波优级x先低形0 0
10x x 10
D
01x x01
C
&
≥1
Q R 1R
Q
R
D
&
要—器控锁一制般存触，器1 发状—S 器态—在跟特某随点特虽：定然在的信C=时号≥11时刻的，更变触新化Q发状而器态变D 透化—明，—1，D在加如门C=基控0本时电触，路Q发触—
发器不能改变状态，将C=0前一刹那触发器的状态锁存。
解易C决，P S使R用会广出泛现。&同态的问≥题1，加非Q门C—P—DC锁1 存器。存Q储容
触发器的功能是指触发器的输出与激励信号之间的逻 辑关系，目的是解决基本触发器的功能缺陷（有同态 问题）
已学过的有置0置1（SR）触发器、数据（延迟）触 发器（D触发器），还有可控翻转(TE)触发器、翻转 （T)触发器和多功能（JK）触发器，用功能表加以区 别。
教案时序逻辑电路
触发方式
功能 基本 电平 主从
SR √ √
JK
√
D
√
TE
T
维阻 边沿 储存
√
√
√
教案时序逻辑电路
门电路靠什么实现高、低电平？ Vcc
R2 Uo = Vcc
R1+R2
用开关代替其中的电阻，利用开 关在接通和断开时电阻差别很大 形成高、低电平。
条件： Roff＞＞R，Ron＜＜R
开关代替R2——非门；
R1 Uo
R2
开关代替R1——同相传输；
如欲使触S发器置0& ，则需Q 将S另一S非门也改成或 非门，加另一输入端R——SR基本触发Q器。
如欲用0信号触发&，则需将两个或非门改Q为对0
信号敏感的负或非门即Q与非R 门，R 成为SR触发
器
R
教案时序逻辑电路
基变消S 本化抖—触电—发路器。用&的缺于特点需点：要状—获≥态—取1不某触能信发受号信Q控变号S于化一某时有个刻变1S要的化求场，的合状时，态刻可立Q变做刻化开跟。关着 CP C1
可以用 CP通过非门实现，两CP个触C1发器组成一个
触发器，前者称主触发器，后者称从触发器Q ，合 称主从触发器。——主触发R器在C1R=1期间透明，
每个时钟周期状态可能会出现多次变化，但从触
发器只在CP的下降沿变教化案时序一逻辑电次路 。
主从触发器解决了空翻的问题（每个时钟周期只翻一次， 无竞态），缺点主触发器在CP=1期间仍然开门，能接受 D输开入门1信时S号间，。易方& 受法干—扰—。利≥解用1 决逻竞辑态竞Q的争DD第原二理个11DD途径，—Q—Q缩短
R
教案时序逻辑电路
D状S锁态存可器能的&会缺出点现—多≥—1次C变=SQ化1期（间干&透扰明—，—每空≥个1翻时）钟（Q周功期 能——竞态现象）
C解决办法——1.≥选1 通—C—只让C=1结束≥1时的状态
出现在输& 出端。——加Q一道门& 。
Q
R
R
1
S
1S
第2级门应在C=1结束时开启，所以用C=0Q来控制，
CP
Q
保 置1 持
0 0↓ 0 0 1 0 0↓ 1 1 0
保
保持
置0 持 保持
教案时序逻辑电路
错误情况
对S、R功能不清楚，有的弄反了，甚至有人将S、R 作用时的输出都画成1；
对时钟触发特性不清楚,状态随D信号变化
每个时钟周期一个状态
有的将时钟的触发边沿弄反了；
最多的错误是在S、R 作用以后，时钟作用沿到来之 前的状态画得不对，此时对于SR触发器是保持，对
教案时序逻辑电路
D
G
MOS晶体
S管
D G
S
G RDS
0∞
10
开关
Vcc
F D
AG
A
S
Vcc Vcc
F
D
F
AG
S
B
B
教案时序逻辑电路
门电路靠什么实现高、低电平？
R2 Uo = Vcc
R1+R2
如果两个电阻皆用 开关代替，情况如 何？
两个电阻皆用开关代替，并保证 一开一关——互补。
互补输出结构的特点
CP1
&
S 0≥10
1 Q
1CCPP 0 C1C11
0 QQ
R
R 10 0 1 1 1 0
①② ③ ④ ⑤ ⑥ ⑦
两信个号与可门以只影在响触CP发的Q器上的0升状沿0态一。1刹那0间开0启，0只有那0时的D
Q 11 0 0 1 0 0
教案时序逻辑电路
触发器的功能
前面所讲是触发器的触发方式，在逻辑符号上体现， 关系到触发器输出与激励信号之间的时间关系，目的 是解决触发时间的控制与竞态问题
任何门电路都V有i 延迟，因而都有存储器能力， 但存储的时间V极o 短（只是门的延迟时间，而且 是由电路自身确定的Δ ），在一Δ 般情况下认为没 有存储能力。
如时要间求的门长1电短路由的用1存户储确器定时，间则足必够须1 长加，反而馈且，存使储触 发信号撤走后可接替该信号维a持输出不变，成 为基本存储单元。而且必须是正反馈(即门电 路以必上须（是T基p本恒d存是等储恒器单等）元器，的触延发迟的时时b间间1 。也须维持Tpd
于D触发器，则时钟的触发研还未到达，故应保持；
在S=R=0（保持）期间，没有时钟信号的有效边 沿作用，状态就不改变,如依照D的变化而变化， 是原则性错误。
有人只画了最后的波形——无时间参照。 教案时序逻辑电路
S
R
D
CP
Q
保 置1 持
保持
教案时序逻辑电路
保 置0 持保持
1
复习触发器Vi的概念 Vo
Vi由0变1，Vo由1变1 C放电
时间常数 = RC
教案时序逻辑电路
CC 充放 电电
Vcc
教案Fra Baidu bibliotek序逻辑电路
基但本触存发储不S单方元便是。≥一1 个正Q反馈S 环路S ，有存储Q 能力，
为此在保证环路的条件下另加一个触发端，显 然将该环触路发中信的号非与门≥反改1 馈为信或Q号非应门R 是，“加R或一”的输关入系端Q ，S。故 如用1信号R触发，应用正或非门。它对1信号敏 感，可使触发器置1。
是什么？有什么优点
与禁忌？
教案时序逻辑电路
Vcc
R1 Uo
R2
MOS晶体 Vdd 管
R
VGS.> Vth T
D Vo
G Vi
VGS.< Vth T
S NMOS非门
Vdd
R DF A
Vdd
R F
A
B
B
与非门
或非门
教案时序逻辑电路
缺点
Vdd
R 充电
G Vi
D Vo
放电
S
C
分布电容
Vi
Vi由1变0，Vo由0变1 C充电 Vo
09级
（第七次课）
教案时序逻辑电路
测验评述
教案时序逻辑电路
画出下面触发器的输出波形
S R D CP Q
教案时序逻辑电路
S
Q
1D
C1
R
S
先再按在S基 保R本持触区CP发域D器内Q的按D方Q触法发对
R
S器、的1R方作优级法1先高图画x 波优级x先低形0 0
10x x 10
D
01x x01
C
&
≥1
Q R 1R
Q
R
D
&
要—器控锁一制般存触，器1 发状—S 器态—在跟特某随点特虽：定然在的信C=时号≥11时刻的，更变触新化Q发状而器态变D 透化—明，—1，D在加如门C=基控0本时电触，路Q发触—
发器不能改变状态，将C=0前一刹那触发器的状态锁存。
解易C决，P S使R用会广出泛现。&同态的问≥题1，加非Q门C—P—DC锁1 存器。存Q储容
触发器的功能是指触发器的输出与激励信号之间的逻 辑关系，目的是解决基本触发器的功能缺陷（有同态 问题）
已学过的有置0置1（SR）触发器、数据（延迟）触 发器（D触发器），还有可控翻转(TE)触发器、翻转 （T)触发器和多功能（JK）触发器，用功能表加以区 别。
教案时序逻辑电路
触发方式
功能 基本 电平 主从
SR √ √
JK
√
D
√
TE
T
维阻 边沿 储存
√
√
√
教案时序逻辑电路
门电路靠什么实现高、低电平？ Vcc
R2 Uo = Vcc
R1+R2
用开关代替其中的电阻，利用开 关在接通和断开时电阻差别很大 形成高、低电平。
条件： Roff＞＞R，Ron＜＜R
开关代替R2——非门；
R1 Uo
R2
开关代替R1——同相传输；
如欲使触S发器置0& ，则需Q 将S另一S非门也改成或 非门，加另一输入端R——SR基本触发Q器。
如欲用0信号触发&，则需将两个或非门改Q为对0
信号敏感的负或非门即Q与非R 门，R 成为SR触发
器
R
教案时序逻辑电路
基变消S 本化抖—触电—发路器。用&的缺于特点需点：要状—获≥态—取1不某触能信发受号信Q控变号S于化一某时有个刻变1S要的化求场，的合状时，态刻可立Q变做刻化开跟。关着 CP C1
可以用 CP通过非门实现，两CP个触C1发器组成一个
触发器，前者称主触发器，后者称从触发器Q ，合 称主从触发器。——主触发R器在C1R=1期间透明，
每个时钟周期状态可能会出现多次变化，但从触
发器只在CP的下降沿变教化案时序一逻辑电次路 。
主从触发器解决了空翻的问题（每个时钟周期只翻一次， 无竞态），缺点主触发器在CP=1期间仍然开门，能接受 D输开入门1信时S号间，。易方& 受法干—扰—。利≥解用1 决逻竞辑态竞Q的争DD第原二理个11DD途径，—Q—Q缩短
R
教案时序逻辑电路
D状S锁态存可器能的&会缺出点现—多≥—1次C变=SQ化1期（间干&透扰明—，—每空≥个1翻时）钟（Q周功期 能——竞态现象）
C解决办法——1.≥选1 通—C—只让C=1结束≥1时的状态
出现在输& 出端。——加Q一道门& 。
Q
R
R
1
S
1S
第2级门应在C=1结束时开启，所以用C=0Q来控制，
CP
Q
保 置1 持
0 0↓ 0 0 1 0 0↓ 1 1 0
保
保持
置0 持 保持
教案时序逻辑电路
错误情况
对S、R功能不清楚，有的弄反了，甚至有人将S、R 作用时的输出都画成1；
对时钟触发特性不清楚,状态随D信号变化
每个时钟周期一个状态
有的将时钟的触发边沿弄反了；
最多的错误是在S、R 作用以后，时钟作用沿到来之 前的状态画得不对，此时对于SR触发器是保持，对
教案时序逻辑电路
D
G
MOS晶体
S管
D G
S
G RDS
0∞
10
开关
Vcc
F D
AG
A
S
Vcc Vcc
F
D
F
AG
S
B
B
教案时序逻辑电路
门电路靠什么实现高、低电平？
R2 Uo = Vcc
R1+R2
如果两个电阻皆用 开关代替，情况如 何？
两个电阻皆用开关代替，并保证 一开一关——互补。
互补输出结构的特点
CP1
&
S 0≥10
1 Q
1CCPP 0 C1C11
0 QQ
R
R 10 0 1 1 1 0
①② ③ ④ ⑤ ⑥ ⑦
两信个号与可门以只影在响触CP发的Q器上的0升状沿0态一。1刹那0间开0启，0只有那0时的D
Q 11 0 0 1 0 0
教案时序逻辑电路
触发器的功能
前面所讲是触发器的触发方式，在逻辑符号上体现， 关系到触发器输出与激励信号之间的时间关系，目的 是解决触发时间的控制与竞态问题
任何门电路都V有i 延迟，因而都有存储器能力， 但存储的时间V极o 短（只是门的延迟时间，而且 是由电路自身确定的Δ ），在一Δ 般情况下认为没 有存储能力。
如时要间求的门长1电短路由的用1存户储确器定时，间则足必够须1 长加，反而馈且，存使储触 发信号撤走后可接替该信号维a持输出不变，成 为基本存储单元。而且必须是正反馈(即门电 路以必上须（是T基p本恒d存是等储恒器单等）元器，的触延发迟的时时b间间1 。也须维持Tpd
于D触发器，则时钟的触发研还未到达，故应保持；
在S=R=0（保持）期间，没有时钟信号的有效边 沿作用，状态就不改变,如依照D的变化而变化， 是原则性错误。
有人只画了最后的波形——无时间参照。 教案时序逻辑电路
S
R
D
CP
Q
保 置1 持
保持
教案时序逻辑电路
保 置0 持保持
1
复习触发器Vi的概念 Vo
Vi由0变1，Vo由1变1 C放电
时间常数 = RC
教案时序逻辑电路
CC 充放 电电
Vcc
教案Fra Baidu bibliotek序逻辑电路
基但本触存发储不S单方元便是。≥一1 个正Q反馈S 环路S ，有存储Q 能力，
为此在保证环路的条件下另加一个触发端，显 然将该环触路发中信的号非与门≥反改1 馈为信或Q号非应门R 是，“加R或一”的输关入系端Q ，S。故 如用1信号R触发，应用正或非门。它对1信号敏 感，可使触发器置1。
是什么？有什么优点
与禁忌？
教案时序逻辑电路
Vcc
R1 Uo
R2
MOS晶体 Vdd 管
R
VGS.> Vth T
D Vo
G Vi
VGS.< Vth T
S NMOS非门
Vdd
R DF A
Vdd
R F
A
B
B
与非门
或非门
教案时序逻辑电路
缺点
Vdd
R 充电
G Vi
D Vo
放电
S
C
分布电容
Vi
Vi由1变0，Vo由0变1 C充电 Vo