SoC设计的模拟_混合信号验证

图２ ＮａｎｏＳｉｍ所使用的器件模型图１ 传统的ＳＰＩＣＥ与ＮａｎｏＳｉｍ的比较

引言

在芯片工艺的几何尺寸发展到纳米级的情况下，即使是数字逻辑电路的性能也趋向于与模拟电路类似，对于这些高性能的设计，基于单元的验证工作流程已经不足以应付；设计师需要提供定制设计，以达到对晶体管级效应进行准确模拟的目的。

这些发展趋势给验证领域带来了若干重大的挑战：

要将定制设计和基于单元的

下进行早期的集成验证，以确保功能符合要求；

对于同样规模的数字和模拟

电路模块（“Ｂｉｇ　Ｄ，Ｂｉｇ　Ａ”）的设计，验证周期更长；

将更大的定制模拟电路同硬

宏单元中标准的ＣＭＯＳ逻辑电路相集成；

要避免由于复杂的模拟和数

字接口出现的错误影响到芯片的功能和时序。

在全芯片环境下对电路的功能和时序进行分析的途径，但由于在门级电路和晶体管级上的仿真速度存在极大的差别，这种方法的计算强度非常大。如果设计的数字部分采用了标准的ＣＭＯＳ逻辑电路，并带有满幅输入输出的功能，那么在此采用晶体管级的模拟就有点小题大做。而且，等到设计周期的末期再执行全芯片的模拟，会延迟对在技术规范定义阶段就已存在的缺陷的检测。

ＮａｎｏＳｉｍ技术：高速度和大容量的晶体管级模拟

ＮａｎｏＳｉｍ是一个高速的晶体管

级电路模拟和分析工具，是一种性能可靠且易于使用的解决方案，其模拟速度高于ＳＰＩＣＥ几个数量级，适用于数百万晶体管级的设计，对在０．１３微米及以下设计的模拟精度可与ＳＰＩＣＥ相媲美。

ＮａｎｏＳｉｍ的高性能和强大能力源自于所采用的智能化分区技术，

以及将基于事件的模拟和基于时序的模拟相结合的技术。典型的ＳＰＩＣＥ引擎将整个设计处理为一个单块集成电路，并在每个时间点对所有的节点进行模拟。而ＮａｎｏＳｉｍ使用一种“分割解决”的方法（见图

ＳｏＣ设计的模拟／混合信号验证

■ Ｓｙｎｏｐｓｙｓ公司 Ｇｅｏｆｆｒｅｙ　Ｙｉｎｇ

ｗｗｗ．ｅａｗ．ｃｏｍ．ｃｎ 电子设计应用 ２００３．１２

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图３ 同一设计的两种不同模拟视图

图４ 采用ＳＰＩＣＥ顶层体系的混合信号的设计实例

１），设计过程根据不同的通道连接，自动分割为较小的模块。因此，任何给定的模块或分区只有在输入控制节点被触发时才能进行模拟，所以并不是所有的模块均能在每一个时间点得到模拟。对这些较小的模块进行独立的模拟也有助于直流和瞬态的收敛。

ＮａｎｏＳｉｍ通过在一定范围应用器件模型来达到精度与速度之间的平衡，例如用于数字逻辑电路的分段线性（ＰＷＬ）模型，以及用于模拟偏置电路的精准（ＡＣＣ）模型，如图２所示。ＮａｎｏＳｉｍ能够自动检测出设计中的各种电路结构，例如模拟偏置电路和数字单元，然后针对这些电路结构使用适当的器件模型。这一点保证了设计中广泛的频率范围，即从较高的模拟锁相环、数字定制逻辑到混合信号电路，如数字信号处理器，均可进行准确的模拟。通过对深亚微米，如和电压相关的米勒效应、串扰分析和地线反弹效应进行准确的建模来保证接近硅的工艺。

ＮａｎｏＳｉｍ具有完整的时序和功耗诊断功能，便于进行设计查错，并有助于在设计早期查明设计缺陷，以避免芯片的重新加工。ＮａｎｏＳｉｍ支持所有流行的ＳＰＩＣＥ网表和模型，易于融入到任何设计方法中。同时，ＮａｎｏＳｉｍ具有非常直观的配置和模拟的图形用户界面。

采用Ｖｅｒｉｌｏｇ－Ａ语言的行为建模

ＮａｎｏＳｉｍ提供了对Ｖｅｒｉｌｏｇ－Ａ语言的内置支持，Ｖｅｒｉｌｏｇ－Ａ语言是一种基于ＩＥＥＥ　１３６４标准的Ｖｅｒｉｌｏｇ技术规范所发展而来的适用于模拟系

。或信号流的系统。ＮａｎｏＳｉｍ通过模拟数字功能建模接口（ＡＤＦＭＩ）对Ｖｅｒｉｌｏｇ－Ａ的扩展，从而能够开发出事件驱动的离散模型。

与其它基于ＳＰＩＣＥ的模拟器所进行的对Ｖｅｒｉｌｏｇ－Ａ模块的模拟相比，ＮａｎｏＳｉｍ在速度上的优势是非常突出的，因为它使用了ＮａｎｏＳｉｍ相同的高速“快速ＳＰＩＣＥ”引擎。ＮａｎｏＳｉｍ对Ｖｅｒｉｌｏｇ－Ａ语言的支持为设计师提供了一条在技术规范定义阶段就能对整个系统进行验证的途径，允许选择更佳的结构和ＩＰ，不依赖于硅工艺。

ＮａｎｏＳｉｍ与ＶＣＳ的集成

ＶＣＳ是目前市场上占有率位居首位的Ｖｅｒｉｌｏｇ语言模拟器，在寄存器传输级（ＲＴＬ）的性能和能力方面处于领先地位，并为ＡＳＩＣ供货商认可。它还能通过混合硬件描述语言的扩展—即ＶＣＳ－ＭＸ，来仿真包含

晶体管级的精度进行灵活控制的能力。这种集成基于两种工具直接的内核间的优化连接，将内核同步对速度的影响降至最低。

ＮａｎｏＳｉｍ与ＶＣＳ的集成采用了独特的机理，在数模边界完成逻辑到电压以及电压到逻辑的转换。它采用了电阻映射表来匹配用于数模转换的驱动电阻，而ＭＯＳＦＥＴ开启电阻用于匹配模数转换的数字信号强度。用户可以创建一个定制的电阻映射表，也可使用缺省的电阻映射文件。

ＮａｎｏＳｉｍ与ＶＣＳ的集成能够自动处理模块间的电平变化，允许对

不同的模块采用不同的电压。在数模边界对信号电压进行计算时，使用连接晶体管模块的独立电源。在必要的情况下，基准电源可以被屏蔽，以反映数字模块的电源。这种灵活性有助于分析模拟和数字模块之间正确的信号电平，以及避免设

２００３．１２ 电子设计应用　

ｗｗｗ．ｅａｗ．ｃｏｍ．ｃｎ计中出现悬浮栅极和正向偏置二极管的错误。

ＮａｎｏＳｉｍ与ＶＣＳ集成的应用模式易于使用，可以直接将ＳＰＩＣＥ模块在Ｖｅｒｉｌｏｇ设计中实例化，反之亦然。不需要修改网表，用一个简单的开关就能进行模拟，并在一个文件中同时生成包含数字信号和模拟信号的波形输出。

先进的混合信号设计验证技术

ＮａｎｏＳｉｍ高速的晶体管模拟引擎，和ＶＣＳ的紧密集成，以及对Ｖｅｒｉｌｏｇ－Ａ的内置支持，提供了高度

灵活的混合信号验证的解决方案，适用于任何设计流程。该方案可以用于模拟用Ｖｅｒｉｌｏｇ或ＶＨＤＬ描述的行为级、寄存器传输级或者门级模块，以及以Ｖｅｒｉｌｏｇ－Ａ或ＳＰＩＣＥ描述的定制模拟或数字模块的任意组合。

全芯片验证

传统的数字ＡＳＩＣ设计流程采用自顶向下的方式，对应于抽象的级别。设计工作从最高抽象级开始，例如行为级或寄存器传输级，综合后到门级，然后到ＧＤＳＩＩ芯片布局的物理实现。随着设计的深入，在所有的抽象级上均使用ＨＤＬ模拟器进行验证。

在设计混合信号ＳｏＣ时，这一设计流程发生了改变，因为需要引入定制的数字和模拟模块，并需要对整个芯片的功能和时序进行验证。ＮａｎｏＳｉｍ为这一设计流程提供了方便，允许设计师在他们熟悉的基于ＨＤＬ的环境下使用ＶＣＳ，并能够很容易地在没有任何网表或测试台修改的条件下引用模拟模块。模拟部

分用Ｖｅｒｉｌｏｇ－Ａ行为模型，并与Ｖｅｒｉｌｏｇ／ＶＨＤＬ语言的数字行为模型相结合，加速在设计早期的全芯片功能验证。随着设计的深入，以及模拟电路模块设计的完成，Ｖｅｒｉｌｏｇ－Ａ行为模型可被晶体管级的网表替换。

图３中说明了对同一设计的两种不同模拟视图，左侧视图采用了Ｖｅｒｉｌｏｇ的测试台和数字电路，以及采用Ｖｅｒｉｌｏｇ－Ａ的模拟电路，而右侧视图采用了晶体管级的ＳＰＩＣＥ网表。

在全芯片环境下能够同时模拟ＨＤＬ模块和ＳＰＩＣＥ模块的能力，不

仅有助于确保数字和模拟接口的正常工作，而且与全芯片晶体管级的模拟相比，在模拟速度方面最多能快１００倍。以Ｖｅｒｉｌｏｇ设计为顶层的混合信号模拟流程的另一项优点是：能够继续使用数字模拟环境的自我校验测试台，以加快对已修改电路的迭代和验证。

ＳＰＩＣＥ级的精度

传统的模拟和混合信号设计流程是自下向顶的。这一流程从原理图输入的模块设计开始，在单个模块完成后，整合到ＳｏＣ中。通过原理图输入得到设计的ＳＰＩＣＥ网表，其中包括顶层网表。ＮａｎｏＳｉｍ为设计人员提供了他们熟悉的ＳＰＩＣＥ环境，并能很容易地在全芯片环境中将Ｖｅｒｉｌｏｇ／ＶＨＤＬ描述的数字逻辑电路模块加到设计中。这种应用的一个实例如图４所示，将内嵌存储器的Ｖｅｒｉｌｏｇ模型引入混合信号模拟中。

ＮａｎｏＳｉｍ允许设计人员应用Ｖｅｒｉｌｏｇ－Ａ的行为模型，不仅用于模拟电路电荷守恒系统，也可将

ＡＤＦＭＩ扩展用于包含更多数字式事件驱动的模型。这种简易的混合级系统定义机制，使得设计人员能够不受底层硅工艺约束，开发出不同的体系结构。

结语

消费电子产品与个人计算的结合不断推动着对功能更加强大、更加复杂和集成度更高的芯片的需求。同时，对于低成本和低功耗的集成电路的市场需求，加上日益缩短的上市时间，导致目前超过５０％的集成电路设计采用了ＳｏＣ技术。

同样具有挑战性的是保证芯片符合功能性、时序和功耗的技术规范，并在首次使用时能够正确工作。根据一项独立的市场调查显示，在０．１３微米的尺寸上，所有的设计中多达４５％的部分要求采用至少一个附加的全掩膜组迭代，而其成本接近每掩膜组１００万美元。如果再计入由于错失上市时机所产生

的潜在损失，其成本是相当巨大的。

ＮａｎｏＳｉｍ采用其高速引擎执行晶体管级的模拟，同ＶＣＳ紧密集成和对Ｖｅｒｉｌｏｇ－Ａ的支持，从而为这些复杂的混合信号ＳｏＣ的设计提供完整的解决方案。它具备对大规模的数字和模拟设计进行全芯片验证所要求的能力和性能。ＮａｎｏＳｉｍ同ＶＣＳ的集成消除了各种验证方法之间的隔阂，可以对ＨＤＬ、ＳＰＩＣＥ和Ｖｅｒｉｌｏｇ－Ａ行为模型进行非常灵活的层次化的组合。通过在设计过程的早期查明许多会造成高昂损失的错误，可以减少多道设计工序，缩短产品上市的时间，并降低设计成本。■