北大集成电路版图设计课件_第4章 电阻
集成电路版图设计基础电阻电容匹配ppt课件
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匹配电阻的功耗会产生热梯度,精确匹配电阻,功 耗大于1—2uW/um2,窄电阻上的大电流会速度饱和 和非线性
43
电阻匹配规则
精选ppt课件2021
17.优先采用多晶硅电阻
多晶硅电阻比扩散电阻窄很多,较小的宽度失配不会 增加
18.淀积电阻放在场氧之上
淀积电阻包括多晶穿过场氧阶梯时,变化增加,不应 穿过氧化层阶梯或表面不连续处
如2kΩ/■的HSR电阻 第一层金属可产生 0.1%V的电导调制,
33
精选ppt课件2021
电导调制的因素 (1)导线和下面电阻的电压差 (2)氧化层厚度和交叠面积
34
静电屏蔽
精选ppt课件2021
屏蔽层插在金属和电阻之间 屏蔽层接地,屏蔽层的衰减作用随频率增高而
降低,
35
静电屏蔽作用于电阻
19.考虑采用场板和静电屏蔽
精确匹配电阻可在其上面放上静电屏蔽层
44
二 电容匹配规则
精选ppt课件2021
结电容精度低,氧化层电容精度高
1.匹配电容图形相同
保持相同尺寸,如果两电容尺寸不同,由小的单位电 容并联而成,单位电容不能串联,
2.精确匹配电容应采用正方形
周长面积比越小越好,最好取正方形
22
精选ppt课件2021
各个电阻分成相同的段
Two in series Two in parallel Four in parallel
23
共质心版图规则
精选ppt课件2021
一致性: 匹配器件的质心尽量一致 对称性 阵列的排布应关于X轴Y轴对称 分散性: 阵列应具有最大可能的分散性,器件的各
14精确匹配电阻沿芯片对称轴摆放
《集成电路版图设计》课件(第四章)
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pitch定义二:半个 via1孔的尺寸 + 一个二铝的间距 + 半个二铝的条宽
基于标准单元的 版图设计基础
一、pitch的确定(续) D508项目中一铝的pitch的定义: M1 pitch=0.5+0.6+1.2+0.6=2.9μm 为方便设计,调整为3μm
基于标准单元的 版图设计基础
或重建; 用标准单元实现的版图都是把单元排列成行,形成一种图形比较规则的版图
结构。
二、两种基本布线原理
基于网格的布线器
所谓基于网格 的布线就是把 器件布局在标 准网格上并用 工具进行自动 布线,保证按 照电路的逻辑 完成所有单元 的摆布和单元 之间正确的连 接。典型的布 线软件都是基 于网格的。
布线通道原则
基于标准单元的 版图设计基础
标准单元内端口的引出原则
Y方 向留 布线 余量
基于标准单元的 版图设计基础
X方 向留 布线 余量
基于标准单元的 版图设计基础
标准单元内衬底接触孔放置原则
在该单元边界的上下左右两边保证各有半个衬底接触,这 样在布线时两个单元放置在一起会形成一个完整的衬底接 触。实际设计时是把一个完整的衬底接触孔放在单元内, 只不过单元边界包该衬底接触孔为一半
1
ANDn 逻辑与门,输入端由 n 参数定义
2
AOIabcd 与或非门,a,b,c,d 定义“与”功能的输入端的个数
序号 单元名称 说明 1 BIST1 内建自测试的逻辑单元
3
INVn 反相器,参数 n 用来表示其驱动能力
4
MUX21 二选一多路选择器
基于标准单元的 版图设计基础
三、为满足布线要求而需遵循的库规则
第4章_电阻版图设计
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3.非掺杂非硅化的Poly电阻 高阻值的多晶硅电阻
不同类型电阻比较
掺杂硅化的Poly电阻 多晶硅淀积工艺中淀积的多晶硅 薄层电阻是比较大的,为了改善导电性 能一般对其进行重掺杂以减小其方块电 阻。此时多晶硅的电阻率在几十到一百 多欧姆之间。为了进一步减小其电阻, 现代短沟道工艺中使用Polysilicide工 序,在制作栅极的Poly层上淀积导电的 硅化物,将多晶硅的方块电阻降至2欧 姆左右。一般用于制作栅或互连线。
Poly电阻
掺杂非硅化的Poly电阻
不同类型电阻比较
非掺杂非硅化的Poly电阻 CMOS工艺中为了能制造高阻值电阻, 有些工艺提供阻止Poly被硅化的同时 防止对Poly进行离子注入工序,这样 的薄层Poly电阻比阱电阻的方块电阻 值更大,一般可以达到1~2K/□左右。
Poly电阻
非掺杂非硅化的Poly电阻
多晶硅电阻是最常用的电阻类型。
不同类型电阻比较
阱电阻
阱电阻即用阱来做电阻主体,在P 衬底工艺下阱电阻一般使用NWell来实 现,有时候工艺线没有提供高阻值薄层 多晶电阻,此时高阻值的电阻可以用长 条型的N阱来制作,电阻的两端使用N+ 进行连接。 阱电阻的方块电阻值比较大,通 常都在几百欧姆以上。但是方块电阻不 R 仅受工艺影响,也受电阻宽度的影响。 ( / )
本章主要内容
6.1
电阻率和方块电阻
6.2
电阻版图
6.3
电阻变化
6.4
不同类型电阻比较
6.5
微调电阻
6.6
电阻匹配
不同类型电阻比较
Poly电阻
Poly电阻是集成电路设计中常用的一种电阻,它是由用制作 MOSFET的Poly层来制作的电阻。 Poly电阻一般有以下几种: 1.掺杂硅化的Poly电阻 2.掺杂非硅化的Poly电阻 多晶硅栅 多晶硅电阻
北大集成电路版图设计课件-第4章-电阻
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四. 电阻设计依据
电流密度也是电阻设计的一个重要依据。电流密度指的是电阻 中能够安全可靠通过的电流。当电阻通过低于电流密度的电 流时,电阻能够长期稳定地工作。
在集成电路中电阻的电流密度是比较保守的,可靠性系数通常 要达到数万个小时。当然,可以使电阻工作在大于电流密度 的电流下,只不过这会减少电阻的可靠性,缩短电阻的寿命。
或宽度)至少是阱深的两倍,否则阱将不能达到全部结深。
尺寸小于结深两倍的电阻会呈现出更高的方块电阻。
图 4.8 阱电阻示意图
三. 电阻的分类
(3) 有源区电阻
无论P+还是N+有源区都可以做电阻,有源区电阻是在集成 电路工艺过程中同时形成的,不需要增加专门的工艺步骤。缺 点是电阻率不能灵活变化,受到工艺的限制。
四. 电阻设计依据
影响电阻值的因素很多,主要包括工艺变化、温度、非线性和寄 生电阻等。其他因素主要影响电阻匹配,包括方向、压力和温度 梯度、热电子效应、刻蚀速率的不一致性等。 工艺变化影响电阻的阻值主要在于方块电阻和尺寸这两个方面。 方块电阻随薄膜厚度、掺杂浓度、掺杂分布和退火条件的变化而 变化;电阻的尺寸会由于光刻对准误差和刻蚀速率不一致而变化。 现代的集成电路制造工艺可以将方块电阻的误差维持在±20%以 内。线宽控制指的是对由光刻和工艺带来的尺寸变化的度量。对 1μm或者更大的特征尺寸,它与宽度的关系不大。也就是说,如 果5μm的特征尺寸能够容忍±1μm的变化,那么25μm(或者更 大)的特征尺寸也可以。因此,通常用特征尺寸的百分比来衡量 线宽控制,该百分比随着特征尺寸的增加而改善。 大部分工艺可以保证线宽控制在其最小特征尺寸的±20%以内。 例如,最小特征尺寸为5μm的标准双极工艺的线宽控制大约为 ±1μm。
集成电路原理第四章ppt课件
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4.1 MOS器件的基本电学特性
4.1.1 MOSFET的结构与工作原理
MOSFET——Metal-Oxide-Semiconductor
Field Effected Transistor
增强型〔常关闭型)
金属PM氧OS 化物半导体场效应晶体管
耗尽型〔常开启型)
MOSFET
iDSCOXLWvGSVthvDSvD 2S2
3.4
51
085 L
801
0030.43922220.62(m 5 )A
4.1.4 MOSFET小信号参数 (1〕跨导gm
——表示交流小信号时vGS对ids的控制能力〔vDS恒定)
饱和区:
gm
iDS vGS
vDSc onst
C OX LW vG SV th 1vDS
足电路设计的要求,此工序称为“调沟”。即向沟道区进行离
子注入〔Ion Implantation),以改变沟道区表面附近载流子浓
度,与此相关的项用
Qi C OX
表示。一般调沟用浅注入,注入能量
在60 80KeV左右;若异型注入剂量、能量较大,则可注入到
体内,形成埋沟MOS〔Buried-Channel MOS)。
例4-2 知:n+ Poly-Si栅NMOS晶体管宽长比W/L=100 m/10 m, 漏、栅、源、衬底电位分别为5V,3V,0V,0V。
n=580cm2/V s,其他参数与例4-1相同。 求:① 漏电流iDS。
② 若漏栅源衬底电位分别为2V,3V,0V,0V,则IDS=?
解:① 由已知得: vGS=3V,vDS=5V,vBS=0V 而由例4-1得Vth=0.439V vDS=5V(vGS-Vth)=3-0.439=2.561(V) 器件工作在饱和区,那么:
集成电路版图设计与工具 PPT课件
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问题讨论: (3)接触 版图设计中通常需要有多种接触,例如,金 属和P型扩散区接触、金属和N型扩散区接触、 金属和多晶硅的接触以及衬底接触等。根据工 艺不同,还有“隐埋”型多晶硅-扩散区接触和 拼合接触。 通常,制作芯片的衬底被划分成多个“阱” 区,每个孤立的阱必须利用衬底接触来接合适 的电源电压。将两个或多个金属和扩散区接触 用金属连通起来,称为合并接触。
问题讨论: (2)MOS管的规则
在多晶硅穿过有源区的地方,源和漏扩散区被多晶硅 区所掩蔽。因而,源、漏和沟道是自对准于栅极的。 重要的是,多晶硅必须完全穿过有源区,否则制成的 MOS管就会被源、漏之间的扩散通路所短路。为确保 这一条件得到满足,多晶硅必须超出扩散区边界,例 如该硅栅工艺中规则3.4中规定的1.5μm,这常常称 为“栅伸展”。同时,有源区也必须在多晶硅栅两边 扩 展,这样才能有扩散区存在,使载流子进入和流出沟 道,例如规则3.5规定的3.0μm就是保持源区和漏区 所必需的。
电学设计规则还为合理选择版图布线层提供了 依据。集成电路工艺为设计者提供了多层布线 的手段,最常用的布线有金属、多晶硅、硅化 物以及扩散区。但这些布线层的电学性能大不 相同。
随着器件尺寸的减小,线宽和线间距也在减小, 多层布线层之间的介质层也在变薄,这将大大 增加走线电阻和耦合电容,特别是发展到深亚 微米级和纳米之后,与门延迟相比,布线延迟 变得越来越不可忽略。因此,版图布线必须合 理选择布线层,尽可能地避免布线层电学参数 的影响。
为了工艺上按比例缩小或版图编辑的需要, 合并接触采用图4.9(a)所示的分离式接触结 构,而不采用图4.9(b)的合并长孔结构。
4.3 电学设计规则与布线
电学设计规则给出的是由具体工艺参数抽象 出的器件电学参数,是晶体管级集成电路模拟 的依据。与几何设计规则一样,对于不同的工 艺和不同的设计要求,电学设计规则将有所不 同。通常,特定工艺会给出电学参数的最小值、 典型值和最大值。上述N阱硅栅CMOS工艺的 部分电学设计规则的参数名称及其意义如表4.8 所示。
《集成电路版图设计》课件
![《集成电路版图设计》课件](https://img.taocdn.com/s3/m/4ee6b53900f69e3143323968011ca300a7c3f67b.png)
了解各种元器件的工作原理是进行版图设计的基础,如晶 体管的工作原理涉及到载流子的运动和电荷的积累等。
元器件版图设计规则
在进行元器件版图设计时,需要遵循一定的设计规则,如 电阻的阻值计算、电容的容量计算等,以确保设计的准确 性和可靠性。
集成电路工艺
01 02
集成电路工艺流程
集成电路的制造需要经过多个工艺步骤,包括薄膜制备、光刻、刻蚀、 掺杂等,这些工艺步骤的参数和条件对集成电路的性能和可靠性有着重 要影响。
学生需要按照指导要求,完成集成电路版图设计实践任务,并
提交实践报告。
集成电路版图设计实践图设计
案例四
某混合信号集成电 路版图设计
案例一
某数字集成电路版 图设计
案例三
某射频集成电路版 图设计
案例五
某可编程逻辑集成 电路版图设计
集成电路版图设计实践经验总结
实践经验总结的重要性
特点
集成电路版图设计具有高精度、 高复杂度、高一致性的特点,需 要综合考虑电路功能、性能、可 靠性以及制造工艺等多个方面。
集成电路版图设计的重要性
01
02
03
实现电路功能
集成电路版图设计是将电 路设计转化为实际产品的 关键环节,是实现电路功 能的重要保障。
提高性能和可靠性
合理的版图设计可以提高 集成电路的性能和可靠性 ,确保产品在长期使用中 保持稳定。
DRC/LVS检查
进行设计规则检查和版图验证 ,确保版图设计的正确性和可 制造性。
布图输出
将版图数据输出到制造环节, 进行硅片的制作。
02
集成电路版图设计基础知识
半导体材料
半导体材料分类
半导体材料分为元素半导体和化合物半导体两大类,元素半导体包括硅和锗,化合物半导 体包括三五族化合物(如砷化镓、磷化镓等)和二六族化合物(如硫化镉、硒化镉等)。
半导体集成电路第4章版图设计及举例
![半导体集成电路第4章版图设计及举例](https://img.taocdn.com/s3/m/76c7299580eb6294dc886c1e.png)
➢ 数字电路中: ➢ a一般取 0.16~0.40mA/um ➢ 模拟电路中: ➢ a一般取0.04~0.16mA/um ➢ LE-EFF通常取正对基区接触孔的发射极
边沿。
三、饱和压降
➢ 数字电路中,VOL即为输出管的饱和压降。 ➢ 饱和压降由两部分构成:
➢
Vces (VBE VCB ) (IC rcs IEres )
不需增加工序、简单易行。 ➢ 应用最广泛的是硼扩散电阻
RY
100 ~ 200 /Y
R
50 ~ 50K
VR
20%
R
VR
2000 ppm / O C
VT
➢ 此外还有磷扩散电阻,通常用于小阻值电阻
或作为第二层内部连线
一、硼扩散电阻:
1.常用图形:
➢ 胖 形 阻值小,精度要求高 10~102Ω
➢ 瘦 形 中等阻值
设计程序大体如下:
电路指标试验电路源自工艺设计元件指标布线方案
线路计算 机模拟
初步元件设计 寄生参数计算
定型电路 试制 工作版
版图 母版
生产
初缩 精缩 分步重复
4-1 版图设计的一般程序
版图设计的任务:按照电路参数的要求, 在给定的电路及工艺条件下,依据一定的规则, 设计出电路中每个元件的图形及尺寸,然后排 版、布线,完成整个版图。
➢ 两次掩膜对准容差△WMAT-2 ±5.5
下面来推导最小面积晶体管尺寸
1、WE孔 射极接触孔 取最小尺寸
2、DE-E孔 射极孔到射区扩散窗口边缘间距 △WMAT-0.8xje+WdE-E+Gmin
3、DE-B 射区窗口到基区窗口间距 △WMAT+0.8xje-0.8xjc+Wde-B+Wdc-B+Gmin
集成电路版图设计项目教程 项目5 电容电阻电感版图
![集成电路版图设计项目教程 项目5 电容电阻电感版图](https://img.taocdn.com/s3/m/4e72396949d7c1c708a1284ac850ad02de800774.png)
2022/3/19
项目5 电阻、电容和电感版图
任务5.1 电阻版图认知
2022/3/19
项目5 电阻、电容和电感版图
一
电阻版图认知ຫໍສະໝຸດ 二电容版图认知三
电感版图认知
2022/3/19
项目5 电阻、电容和电感版图
2022/3/19
项目5 电阻、电容和电感版图
任务5.2 电容版图认知
(2)电容版图的类型
4 ) MOM电容 MOM电容(Metal-Oxide-Metal):插指(finger) 电容,利用同一层金属布线边沿之间的电容并联 多个。为了省面积,可以相邻层金属布线叠加。 一般只在多层金属的先进工艺上使用,因为是通 过多层布线的版图来实现的,匹配最好,MOM电 容设计自由度比较高,不需要额外光刻,只需要 金属布线这一层。由于是同一层金属布线,因此 电容极板处于同一平面,极板接法可以互换。 MOM电容如图所示。
2022/3/19
项目5 电阻、电容和电感版图
一
电阻版图认知
二
电容版图认知
三
电感版图认知
2022/3/19
项目5 电阻、电容和电感版图
任务5.3 电感版图认知
CMOS工艺中,目前使用最为广泛的一种集成电感是片
上螺旋电感,在芯片上以平面电感实现。
平面电感分别为圆形、八边形、方形等结构,由于受到 M 工艺设计规则限制,拐角的角度不能任意,因此,圆形
平面电感很难绘制,所以正方形结构目前应用比较广泛。
片上螺旋电感的电感值主要由圈数、金属线宽度、金属
线间距、内外直径等横向尺寸参数确定,而其寄生电容
集成电路第四章资料
![集成电路第四章资料](https://img.taocdn.com/s3/m/c66d6b90ccbff121dc368385.png)
j
C4 R1R3 R5 R2
其等效内阻和等效电感为:
Re
R1 R3 R5 R2 R4
Le
C4 R1R3R5 R2
第4章 集成变换器及其应用
2、模拟对地电容
在
Zie
Z1Z3Z5 Z2Z4
中
取:Z1、Z2、Z4、Z5为电阻,Z3为电容C3,
则等效阻抗为:
Zie
(
j
C3 R2 R4 R1R5
)1
其等效电容为:
Zie
Ui Ii
j
ROCO RS Af 1
当 RS Af
其中等效电感值为:
Lie
ROCO RS Af
第4章 集成变换器及其应用
4.1.4 电容倍增器
1、由反相放大器组成的 电容倍增器
CO
iC
R2
Ii
R1
ui
-
A1
+
Uo
R3
第4章 集成变换器及其应用
1、由反相放大器组成的 电容倍增器
R5 R3 R4 (R3 R4)
U o1
(R1
R2 )(Ui R4 R1(R3
ILRL R3 R4 )
)
IL R5
IL RL
既:
(R1 R1 (
R2 R3
)R4 R4 )
U
i
(R1 R2 )R3 R1(R3 R4 )
IL RL
IL R5
IL RL
为了让IL 和RL无关 , 必须使
(R1 R2 )R3 1 R1(R3 R4 )
R2 R1
-
A1
+
ui Ii
iC CO
RO
+A2
05集成电路版图基础-电阻
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多晶硅和扩散区组成的电容器
(3)金属和多晶硅组成电容器 多晶硅作电容器下电极板、金属作上电极板构成的MOS电容器。
7.2.3 集成电路中的二极管
在PN结的P区和N区分别加上电极就构成了二极管。 P型衬底上N区和P区构成二极管,图(a)。 做在N阱内的二极管,n+环围绕p+接触,图(b)。 做在P型衬底上的二极管,中央为N型区,四周被P+环包围,图(c)。
3、电阻版图
(1)基本电阻版图
注意:根据工艺要求不同,电阻的长度为 两引线孔之间的材料长度或电阻器件体区长度
(2)折弯型电阻版图
注意,拐角处方块数只计算1/2
外角没有电子流过,电阻误差较大
4、电阻误差
引起电阻误差的主要因素有:
接触电阻与接触区误差
扩展电阻
体区误差
头区误差
(1)接触电阻
以多晶硅电阻为例,电阻材料与外界相连 的金属接触材料同样有电阻
如果引线孔接触 区随电阻宽度而加 倍, 接触电阻将减 半。 尽量多做引线孔
(2)扩展电阻
电子经引线孔进入电阻后,并非直线流动, 而是逐渐扩展开。导致实际流经的路径增 长,方块数增多。
体区越宽, 扩展电阻越大
某些工艺允许金 属和引线孔延伸到 多晶硅之外,可解 决扩展电阻的问题
有源区可以做电阻和沟道电阻(在两层掺杂 区之间的中间掺杂层,例如npn中的p型区)。
上述两种电阻要考虑衬底的电阻区和衬底形成的PN结反偏。例如, P+电阻做在N阱内,除电阻两端有接触 孔外,阱内要增加接最高电位的接触孔。
MOS管做有源电阻 对MOS管适当的连接,使其工作在一 定的状态,利用它的直流导通电阻和交 流电阻作电阻。优点是占用面积非常小。 在模拟集成电路中,把MOS管的栅极 和漏极相连形成非线性电阻。
52第4章_1基区电阻
![52第4章_1基区电阻](https://img.taocdn.com/s3/m/d9070a8e482fb4daa48d4b0f.png)
半导体器件物理(1)第4章BJT功率特性功率晶体管要求能够输出较大的功率,往往工作于大电流、高电压状态,同时会产生较大的功耗。
本章介绍制约BJT工作电流的电流集边效应、BJT中特殊的击穿问题、影响功耗的热阻、以及可能发生的二次击穿。
重点分析这些效应的物理机理以及解决问题的技术途径,最后总结功率晶体管的安全工作区。
半导体器件物理(I)基区串联电阻R B 对BJT 特性特别是大电流特性有重大影响,在设计晶体管时需要考虑如何减小R B 。
为此应该分析了解平面工艺BJT 中基区串联电阻的组成特点。
4-1 基区串联电阻R B一、基区串联电阻R B 的组成特点半导体器件物理(I)第4章BJT功率特性以最小尺寸BJT 为例说明R B 的组成。
1. 平面工艺BJT 中R B 的组成4-1 基区串联电阻R B一、基区串联电阻R B 的组成和特点半导体器件物理(I)第4章BJT功率特性版图剖面图R B 的是BJT 中对基极电流I B呈现的电阻。
基极电流流过很窄的基区,基区电阻R B 通常较大。
1. 平面工艺BJT 中R B 的组成4-1 基区串联电阻R B一、基区串联电阻R B 的组成和特点半导体器件物理(I)第4章BJT功率特性包括三个区域的电阻:R B1:在发射区下方,称为有源基区(或者内基区)电阻。
R B2:称为无源基区(或者外基区)电阻。
(R con )B :基极引出端处的金属-半导体接触电阻。
2. 平面工艺BJT 中R B 的特点4-1 基区串联电阻R B一、基区串联电阻R B 的组成和特点半导体器件物理(I)第4章BJT功率特性与电流I B 流动方向相垂直的截面积较小,导致R B 较大;特别是由于基区很窄,即基区宽度x b 很小,因此R B 中R B1数值最大,影响也最明显。
I B 流动方向不同截面的电流不相等,因此不能采用R =ρl /A 计算电阻。
如果需要计算阻值,可以采用等效(例如对压降等效)计算电阻阻值。
集成电路版图设计基础第4章:标准单元技术
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school of phye
basics of ic layout design
16
网格式布线系统要求的库设计规则 对齐输入输出:
• 输入A和输出Z不能随意放置。它们必须像所有的连线一样位于同 样的网格上。 • 保证标准单元的所有输入输出不仅在x网格上,还要在y网格上。 要保证自动布线软件在水平方向和垂直方向都能找到它们。 • 保证所有的库单元以及库单元内部的器件符合网格规则。
school of phye
basics of ic layout design
7
标准网格
- 网格式布线器
grid-based router
• techfile - PHYSICAL RULES • 最小间距minSpacing:各几何图形外边界之间的距离。
school of phye
basics of ic layout design
school of phye basics of ic layout design 11
标准网格
- 网格式布线器
grid-based router
• coarse grid example:
1 microns 2 microns
1 microns
1 microns
Minimum wire is 1 micron, minimum spacing is 1 micron, therefore, our two wires use 3 microns, and we have established center-to-center grid spacing of 2 microns for this process.
• 数字库:高度固定,宽度可变。(fixed height, variable width.) 大多数库都是这样的。 对于数字版图,特别是标准单元版图,是唯一可行的方式。 在模拟版图设计中也非常有用,甚至是全定制的AIC。
集成电路中电阻的选择与计算.ppt
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了解
电阻的选择与计算
学习目标
1、集成电路中电阻的一些概念; 2、集成电路工艺中的几种常见电阻。
1、版图设计过程中电阻值的计算;
掌握 2、实现大电阻版图设计的方法。
电阻的选择与计算
第一部分:集成电路中电阻的 基本概念
电流从左到右流经一块P型半导
体材料,该材料的宽为W长为L
阱电阻
电阻的选择与计算
➢ 电阻的计算宽度需要在设计宽度上加以修正。工艺中阱区往往是最初的一 道工序,之后还会有许多高温步骤,会加深阱杂质的继续扩散,到完成成 品时候一般实际阱区宽度会比设计值大出20%左右,所以在进行计算时候
需要对宽度进行修正。
掺杂层电阻
➢该电阻由N+或P+掺杂层构成, 也称有源区电阻; ➢有源区电阻要考虑衬底电位,将 P型衬底接最低电位,N型衬底接 最高电位,使电阻区和衬底形成 的PN结反偏;
方块电阻的概念
电阻的选择与计算
在前页表达式中,如果材料横截面宽度W等于样品长度的话那么上式可
变为:
R
L
R L L• X X
举例:
L• X X
此时的电阻有一个专门的名称,称之为:方块电阻,符
号以R□或者RS来表示。方块电阻的意义在于,它只和材 料的体电阻率和结深或厚度有关,而与材料的具体形状
电阻的选择与计算
掺杂层电阻
电阻的选择与计算
➢例如,P+电阻做在N阱内 ,除电阻两端有接触孔外, 阱内要增加接最高电位的接 触孔
电阻的选择与计算
多晶电阻
该电阻由多晶层构成; 有的工艺中有2层以上多晶层,这些多晶层的方块电阻不同; 电阻阻值的计算时,长度需要从开孔处开始计算,而宽度则不需要修正,因
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四. 电阻设计依据
R rb 2rh 2rc
R1
多晶硅
R2
氮化硅 场氧化层
衬底
图 4.10 多晶硅电阻的剖面示意图
四. 电阻设计依据
由于制造工艺误差会导致电阻发生变化,而且总电阻应包 括体区电阻、头区电阻和接触电阻。 由于芯片制造厂商能够很好地控制体电阻,而对于头区电 阻和接触区电阻的控制却并不理想,因此对于一个电阻,体 电阻应该在总电阻中起到支配作用,即总电阻应远大于头区 电阻和接触电阻。如果一个电阻体材料的长度接近甚至小于 头区材料长度和接触区长度,那么将很难控制该电阻的阻值。 对于确定的集成电路制造工艺,实际电阻的最小尺寸应该 是确定的。例如,线宽控制为±0.1μm,为了得到百分之一 的精度,体区材料的长度应该为10μm。由于线宽控制主要 来源于光刻和刻蚀工艺误差,因此关于电阻尺寸的经验法则 为:体区材料的长度至少应为光刻和刻蚀工艺误差的100倍, 宽度至少应该为光刻和刻蚀工艺的50倍。如果需要进一步提 高精度,那么长和宽还应该增加,因为线宽控制是不变的, 长和宽的增加会提高精度。
四. 电阻设计依据
在某些集成电路工艺中,为了得到较高的方块电阻,可以
增加一掩蔽层(高阻注入层),利用该掩蔽层来提高多晶 硅电阻的电阻率,进而提高方块电阻。我们把在该掩蔽层 下的多晶硅材料称为体区材料,对应体区电阻,而将体区 电阻两端的多晶硅材料称为头区材料,对应头区电阻,将 多晶硅和接触孔之间电阻称为接触区电阻。多晶硅电阻的 剖面图如图4.10所示,R1和R2分别为电阻两端。
三. 电阻的分类
集成电路中的电阻可分为无源电阻和有源电阻两类。 无源电阻通常是利用掺杂半导体材料或其它材料构成,主 要包括多晶硅电阻、阱电阻、有源区电阻和金属电阻; 有源电阻则是通过将晶体管进行适当连接和偏置,利用晶 体管在不同工作区域所表现出的电阻特性,例如MOS晶体管 工作于线性区(三极管区),其电流—电压特性接近于线性, 这时该MOS晶体管可看做是一有源电阻。 有源电阻和无源电阻相比较,优点是占用面积较小,缺点 是工作状态受电流电压影响,不稳定。在集成电路设计中, 大部分都是使用无源电阻。
I max W D
五. 电阻匹配规则
大部分集成电阻都有±20%-±30%的误差,这些误差比相应 的分立器件大很多,但这不没有阻止集成电路向着高度精确 匹配的方向发展。在第二章集成电路制造工艺中,我们知道, 集成电路的所有器件都制作在同一个硅片上,它们所经历的 工艺条件非常接近。如果一个器件的值增加了10%,那么所有 类似的器件都会有相似的增加。在同一集成电路中两个相似 器件的差异可以优于±1%,在很多情况下甚至优于±0.1%。 为获得确定的常数比率而专门制作的器件称为匹配器件。 模拟集成电路的精度和性能一般都依靠器件匹配获得。许多 机制都会影响匹配,包括尺寸偏差、掺杂偏差、氧化层厚度 偏差、工艺偏差、电流流动的不均匀、机械应力和温度梯度 等。 电阻匹配规则对于电阻的版图设计非常重要,在电阻的版图 设计中遵循匹配规则,我们可以得到匹配度高、精度高的实 际电阻。
五. 电阻匹配规则
1. 如果没有很大的功率需要耗散,应尽可能使用多晶硅电阻。 无源电阻主要包括多晶硅电阻、阱电阻和有源区电阻, 在这三种电阻中,多晶硅电阻的工艺和温度稳定性最高,阱 电阻其次,有源区电阻的工艺和温度稳定性最差。因此应尽 可能使用多晶硅电阻。 2. 对于精度要求高的电阻,电阻条应采用较宽的尺寸,同时调 整其长度保持其方块数不变。 已知电阻等于方块电阻乘以方块数,方块数没有发生变 化,则电阻值也不变。但如果采用较宽尺寸的电阻,则精度 会得到提高。
三. 电阻的分类
(1) 多晶硅电阻 的电阻形状 ① 做成长条,在两端开接触孔与金属连接,如图(a);② 做 成狗骨头状,如图(b)。③ 蛇形,如图(c),包括29个方块, 如图(d)。
(a)基本电阻
b)狗骨头电阻
(c)蛇形
(d) 29个方块
三. 电阻的分类
③ 蛇形,包括29个方块。
三. 电阻的分类
(1) 多晶硅电阻
三. 电阻的分类
电阻的实际版图需要很多图层,分别为电阻标示层、高阻 注入层、第二层多晶硅和第二层多晶硅与金属1接触孔。各 个图层的具体作用如下: 电阻标示层表示被该层覆盖的区域为电阻区,在此区域内 的多晶硅材料作为电阻来使用; 高阻注入层表示通过注入掩蔽达到控制多晶硅方块电阻的 目的; 第二层多晶硅表示利用该工艺的多晶硅材料来制备电阻, 通常是第二层多晶硅; 第二层多晶硅与金属1接触孔表示在多晶硅电阻的两端开与 第一层金属相连接的接触孔,然后利用第一层金属将该电阻 与其他元件相连接。
L W
电流方向 t 图 4.1 薄膜材料电阻示意图
二. 电阻率和方块电阻
方块电阻也称为薄层电阻。对于相同的集成电路工艺, 同一材料的方块电阻是相同的。有了方块电阻的概念,我 们就不必再考虑材料的厚度了,只需关心材料的长度和宽 度就可以了。由于版图设计是利用平面作图方法,因此只 考虑长和宽对于电阻的版图设计是非常方便的。 需要大家注意,利用公式(4-3)可知,2微米×2微米 的正方形电阻和4微米×4微米的正方形电阻的阻值是相同 的。当然这一切都是以集成电路工艺不变为前提的,如果 集成电路工艺发生变化,材料的厚度发生变化,那么方块 电阻也会发生变化。
四. 电阻设计依据
影响电阻值的因素很多,主要包括工艺变化、温度、非线性和 寄生电阻等。其他因素主要影响电阻匹配,包括方向、压力和温 度梯度、热电子效应、刻蚀速率的不一致性等。 工艺变化影响电阻的阻值主要在于方块电阻和尺寸这两个方面。 方块电阻随薄膜厚度、掺杂浓度、掺杂分布和退火条件的变化而 变化;电阻的尺寸会由于光刻对准误差和刻蚀速率不一致而变化。 现代的集成电路制造工艺可以将方块电阻的误差维持在±20%以 内。线宽控制指的是对由光刻和工艺带来的尺寸变化的度量。对 1μm或者更大的特征尺寸,它与宽度的关系不大。也就是说,如 果5μm的特征尺寸能够容忍±1μm的变化,那么25μm(或者更 大)的特征尺寸也可以。因此,通常用特征尺寸的百分比来衡量 线宽控制,该百分比随着特征尺寸的增加而改善。 大部分工艺可以保证线宽控制在其最小特征尺寸的±20%以内。 例如,最小特征尺寸为5μm的标准双极工艺的线宽控制大约为 ±1μm。
三. 电阻的分类
知识要点提醒: 计算多晶硅电阻的方块数时,长度的计算不能从接触孔开 始,而应该计算在高阻注入层区域内的多晶硅材料的长度。 这时因为如果存在高阻注入层,则表示在高阻注入层内的多 晶硅的方块电阻较大(约几KΩ/□),而没被高阻注入层覆 盖的多晶硅材料其方块电阻特别小(约几十Ω/□)。所以 对于精度不太高的计算,只需计算高阻注入层内的多晶硅电 阻的阻值就可以了。
四. 电阻设计依据
电流密度也是电阻设计的一个重要依据。电流密度指的是电 阻中能够安全可靠通过的电流。当电阻通过低于电流密度的 电流时,电阻能够长期稳定地工作。 在集成电路中电阻的电流密度是比较保守的,可靠性系数通 常要达到数万个小时。当然,可以使电阻工作在大于电流密 度的电流下,只不过这会减少电阻的可靠性,缩短电阻的寿 命。 有关电流密度的经验法则为:每微米宽度电阻的电流密度为 0.5mA。通常在集成电路的工艺手册中会提供每种材料的电流 密度,不同材料的电流密度略有不同。如果已知电阻材料的 电流密度,就可以利用下式来计算所需的电阻材料的宽度,
二. 电阻率和方块电阻
根据欧姆定律可知,电流流经导体时,会在导体两端产生 电压降。
V IR
一块电阻率为 ,长度为 L,宽度为W,厚度为t的均匀导 体薄膜材料,其电阻值可以表示为:
L R Wt
二. 电阻率和方块电阻
L R Wt
R
t
L L R R Wt W
电阻的阻值可以用方块电阻乘以方块 数得到,其中方块电阻与工艺有关, 可通过查工艺手册或设计手册得到。
第四章 电阻
概述
电阻率和方块电阻 多晶硅电阻 阱电阻 电阻的分类与版图 电 阻 有源区电阻 金属电阻 电阻变化 电阻的设计依据 实际电阻分析 电阻设计依据 电阻的匹配规则
一. 概 述
电阻是集成电路设计中的一个重要组成部分,其在电路设计 中的作用主要为限流和分压。对于一个完整的电路设计,电 阻是不可或缺的。 固体按其导电性质可分为导体、绝缘体和半导体。导体与绝 缘体和半导体相比较具有良好的导电性,但是不同材料的导 体其导电能力也是有区别的。材料传导电流的强弱可以用材 料的电阻值来表示,某些材料的电阻值较大,而某些材料的 电阻值较小。例如空气具有较大的电阻值,多晶硅具有中等 电阻值,而金属具有较小的电阻值。 集成电路芯片设计就是利用集成电路工艺在硅片上淀积并去 除各种薄膜材料,最终形成电路结构。同样,在硅片上淀积 的每种材料都有其确定的电阻率。因此对集成电路芯片设计 来说,电阻的版图设计这个问题就转变为“如何利用在集成 电路工艺流程中硅片上已有的各种薄膜材料来实现电阻版 图”。