串行数据检测

output y_output;
output[2:0] state;
reg[2:0] state;
wire y_output;
parameter IDLE='d0,A='d1,B='d2,C='d3,D='d4;
assign y_output = ( state==D && x_input==1 )?1:0;
下面设计一个串行数据检测器。要求是：连续4个或4个以上为1时输出为1，其他输入情况为0。编写测试模块对设计的模块进行各种层次的仿真，并观察波形，编写实验报告。
实验代码：
Verilog程序代码_时钟触发
module seqdet(x_input,y_output,clk,rst,state);
input x_input,clk,rst;
seqdet uut (
.x_input(x_input),
.y_output(y_output),
.clk(clk),
.rst(rst),
.state(state)
);
assign x_input=data[25];
always #10 clk=~clk;
always @ (posedge clk)
end
else
begin
state <= IDLE;
end
A:if(x_input==1)
begin
state <= B;
end
else
begin
state <= IDLE;
end
B:if(x_input==1)
begin
state <= C;
end
else
begin
state <= IDLE;
end
2、掌握用ห้องสมุดไป่ตู้erilog编写可综合的有限状态机的标准模板；
3、掌握用Verilog编写状态机模块的测试文件的一般方法。
实验内容：
在数字电路中已经学习过通过建立有限状态机来进行数字逻辑的设计，而在Verilog HDL硬件描述语言中，这种设计方法得到进一步的发展。通过Verilog HDL提供的语句，可以直观地设计出更为复杂的时序逻辑的电路。
#30 rst = 0; //#2指2ns
#30 rst = 1;
// Wait 500 ns for global reset to finish
#1000 $stop;
end
seqdet m(x_input,y_output,clk,rst,state);
endmodule
仿真波形
RTL级仿真：
综合后门级仿真：
实验过程分析：
一、代码分析
时序时钟触发：
这种做法主要使用状态机，通过一个时钟周期的到来先进行数据的串行输入，然后再对每一个输入数据进行‘1’的判断，如果是检测到‘1’，修改为下一个状态；如果检测到‘0’，则返回初始化状态。以此达到检测是否是连续4个‘1’或以上的目的。
二、仿真分析
时序时钟触发：
在波形上已经很清晰地指出输入数据按时钟上升沿触发输入；该复位的时候，进行了复位；该修改状态的时候修改状态；检测到连续4个‘1’或以上的时候输出高电平。完全达到了设计目的。
实验心得总结：
通过这一次的实验，因为有上一次冒泡实验（涉及状态机）的基础，所以实现起来比较顺利。主要还是加深了对状态机的理解，也发现了书本上的一些小错误。
深圳大学实验报告
课程名称：Verilog数字系统设计
实验名称：串行数据检测器
学院：信息工程学院
专业：电子信息工程班级：2010级电子2班
组号：指导教师：
报告人：学号：
实验时间：2012年11月20日星期二
实验地点南区N411
实验报告提交时间：2012.11.27
实验目的：
1、掌握利用有限状态机实现一般时序逻辑分析的方法；
Verilog测试代码_时钟触发
module Test;
// Inputs
wire x_input;
reg clk;
reg rst;
reg[25:0] data;
// Outputs
wire y_output;
wire [2:0] state;
// Instantiate the Unit Under Test (UUT)
data={data[24:0],data[25]};
//循环左移，最高位与x_input连接
initial begin
// Initialize Inputs
clk = 0;
rst = 1;
#30 rst = 0; //#2指2ns
#30 rst = 1;
data = 'b1100_1111_0001_1111_0011_1101;
C:if(x_input==1)
begin
state <= D;
end
else
begin
state <= IDLE;
end
D:if(x_input==1)
begin
state <= D;
end
else
begin
state <= IDLE;
end
default:state<=IDLE;
endcase
endmodule
//当输入x_input是1时，并且此时更新为状态D，即检测到序列1111（或以上）最后一个1
always@(posedge clk)
if(!rst)//低电平触发复位
begin
state <= IDLE;
End
else
casex(state)
IDLE:if(x_input==1)
begin
state <= A;
通过本次实验，熟悉了状态机的书写方法，重要的是学会了仿真代码的书写方法。并且靠自己读懂了仿真波形。
指导教师批阅意见：
成绩评定：
指导教师签字：
年月日
备注：
注：1、报告内的项目或内容设置，可根据实际情况加以调整和补充。
2、教师批改学生实验报告时间应在学生提交实验报告时间后10日内。