√增强载流子迁移率是新一代微电子器件和电路发展的重要方向

增强载流子迁移率是新一代微电子器件和电路发展的重要方向

（作者：Xie Meng-xian，电子科技大学微固学院)

（1）集成电路发展状况：

作为微电子技术的主体——集成电路，它的发展已经经历了若干个重要阶段，从小规模、中规模，到大规模、乃至超大规模、特大规模等。微电子技术的这种长足的进步，在很大程度上就是在不断努力地缩短场效应器件的沟道长度，这主要是通过改善微电子工艺技术、提高加工水平来实现的。尽管现在沟道长度已经可以缩短到深亚微米、乃至于纳米尺寸了，但是要想再继续不断缩短沟道长度的话，将会受到若干因素的限制，这一方面是由于加工工艺能力的问题，另一方面是由于器件物理效应（例如短沟道效应、DIBL效应、热电子等）的问题。因此，在进一步发展微电子技术过程中，再单只依靠缩短沟道长度就很不现实、甚至也可能了，则必须采用新的材料、开发新的工艺和构建新的器件结构，才能突破因缩短沟道所带来的这些限制。

实际上，从集成电路的发展趋势来看，大体上可以划分为三大阶段：

①K时代（Kbit，KHz）：微细加工的时代（不断缩短有效尺寸）～“微米时代”；

②M时代（Mbit，MHz）：结构革命的时代（不断改进器件和电路结构）～“亚微米时代”；

③G时代（Gbit，GHz）：材料革命的时代（不断开发新材料、新技术）～“10纳米时代”。

现在已经开始进入G时代，因此，在不断开发新技术的同时，特别值得注意的是新材料的开发；不仅要开发新型的半导体材料（例如宽禁带半导体、窄禁带半导体、大极性半导体等），而且也要开发各种新型的辅助材料（例如高K、低K介质材料，Cu电极材料，新型表面钝化材料等）。器件和电路研究者应该多加注意新材料的开发应用；而新材料研究者应该多加注意往器件和电路的应用上下功夫。

在新的材料和工艺技术方面现在比较受到重视的是高介电常数（高K）材料和Cu互连技术。当沟道长度缩短到一定水平时，为了保持栅极的控制能力，就必须减小栅极氧化层厚度（一般，选取栅氧化层厚度约为沟道长度的1/50），而这在工艺实施上会遇到很大的困难（例如过薄的氧化层会出现针孔等缺陷）；因此就采用了高介电常数的介质材料（高K材料）来代替栅极氧化物，以减轻制作极薄氧化层技术上的难度。另外，沟道长度缩短带来芯片面积的减小，这相应限制了金属连线的尺寸，将产生一定的引线电阻，这就会影响到器件和电路的频率、速度；因此就采用了电导率较高一些的Cu来代替Al作为连线材料，以进一步改善器件和电路的信号延迟性能。可见，实际上所有这些高K材料和Cu互连等新技术的采用都是不得已而为之的，并不是从半导体材料和器件结构本身来考虑的。

显然，为了适应器件和电路性能的提高，最好的办法是另辟途径，应该考虑如何进一步发挥半导体材料和器件结构的潜力，并从而采用其他更有效的技术措施来推动集成电路的发展。现在已经充分认识到的一种有效的技术措施就是着眼于半导体载流子迁移率的提高（迁移率增强技术）。

（2）迁移率增强技术：

迁移率（μ）是标志载流子在电场作用下运动快慢的一个重要物理量，它的大小直接影响到半导体器件和电路的工作频率与速度。

对于双极型晶体管而言，高的载流子迁移率可以缩短载流子渡越基区的时间，使特征频率（f T）提高，能够很好的改善器件的频率、速度和噪音等性能。

对于场效应晶体管而言，提高载流子迁移率则具有更加重要的意义。因为MOSFET的最大输出电流——饱和漏极电流I DS可表示为：

I DS= (WμC ox/2L) (V GS－V T)2

式中的W/L为晶体管栅极的宽长比，C ox为单位面积栅电容（等于εox/t ox，t ox是栅氧化层厚度），V GS为栅-源电压，V T为增强型MOSFET的开启电压。可见，在场效应晶体管中，增强沟道中载流子的迁移率μ与缩短沟道长度L具有同样的效果，都可以大大增大输出电流，并从而提高器件的驱动能力，因而可提高器件的工作速度。

特别有必要强调的是，对于提高大规模集成电路的速度而言，增强载流子迁移率的措施往往是一种必不可少的手段。因为信号在集成电路中传输的延迟时间τd是与信号的逻辑电压摆幅V m和载流子迁移率μ成反比的，即有

τd∝C L/(μV m)

式中的C L是负载门扇出的输入电容与寄生电容之和。而逻辑门开关工作所耗散的能量（为P d×τd）则必须大于转换C L的状态的能量，即等于C L所存储的能量，故有

P d×τd = C L V m2/2

即开关能量与逻辑电压摆幅的平方成正比。这就表明，减短信号传输的延迟时间和降低开关能量，在对逻辑电压摆幅的要求上是矛盾的。因此，为了保证集成电路能够稳定地工作，不致因发热而受到影响，就应当适当地降低逻辑电压摆幅；但与此同时，为了保证集成电路又具有较高的工作速度，那就只有提高载流子的迁移率来减短信号传输的延迟时间了。所以，超高速场效应逻辑集成电路必须要具有较高的载流子迁移率才能得以实现。

实际上，对于沟道长度缩小到65nm数量级的VLSI而言，电路的功耗就已经成为了一个限制其性能的重要因素。当然，如果对于工作速度没有特别的要求，只是为了提高集成度的话，那么降低功耗则是考虑的主要问题。但是，实际上往往在降低功耗的同时，还必须提高速度。因此，现在人们所采取的各种新型器件结构、新型材料和新型工艺技术，多数情况下都是为了增强载流子的迁移率，以降低逻辑电压摆幅，来避免功耗的这种限制。

对于ULSI的基本器件——CMOS而言，增强载流子的迁移率，特别是提高空穴的迁移率具有更加重要的意义。由于Si中空穴的迁移率比电子的约小2.5倍，所以就造成Si-CMOS 技术中产生出两大问题：一是在设计CMOS时，为了保证通过PMOSFET和NMOSFET电流的一致性，就必须把PMOSFET的栅极宽度增大2.5倍，这就必将导致芯片面积增大；二是Si-CMOS器件及其电路的最高工作频率和速度将要受到其中PMOSFET性能的限制。因此，在发展射频CMOS集成电路和特大规模CMOS集成电路中，设法提高半导体中空穴的迁移率是微电子研究领域中的一项前沿性课题。

值得指出，增强载流子迁移率的措施是从本质上提高了半导体材料的性能，因此它不仅对于短沟道FET具有重要的意义，而且对于通常的器件也同样具有重要的价值。

总之，增强载流子迁移率对于进一步提高微电子器件和电路的性能是非常重要而甚至是必须的。所以，可以说，增强载流子迁移率是新一代微电子器件和电路发展的一个重要方向。

至于如何增强载流子的迁移率，现在已经逐渐发展出了多种技术，例如应变晶体技术、超薄体技术等。现在应变硅技术已经进入了LSI的试用阶段。不过，总的来说，增强载流子迁移率的技术还很不完善和成熟，是今后微电子技术需要大力研发的一个重要方面。