微电子与集成电路设计2
微电子器件与IC设计基础第2版课后答案
课后习题答案1.1 为什么经典物理无法准确描述电子的状态？在量子力学中又是用什么方法来描述的？ 解：在经典物理中，粒子和波是被区分的。
然而，电子和光子是微观粒子，具有波粒二象性。
因此，经典物理无法准确描述电子的状态。
在量子力学中，粒子具有波粒二象性，其能量和动量是通过这样一个常数来与物质波的频率ω和波矢k 建立联系的，即 k n c h p h E ====υωυ 上述等式的左边描述的是粒子的能量和动量，右边描述的则是粒子波动性的频率ω和波矢k 。
1.2 量子力学中用什么来描述波函数的时空变化规律？解：波函数ψ是空间和时间的复函数。
与经典物理不同的是，它描述的不是实在的物理量的波动，而是粒子在空间的概率分布，是一种几率波。
如果用()t r ,ψ表示粒子的德布洛意波的振幅，以()()()t r t r t r ,,,2ψψψ*=表示波的强度，那么，t 时刻在r 附近的小体积元z y x ∆∆∆中检测到粒子的概率正比于()z y x t r ∆∆∆2,ψ。
1.3 试从能带的角度说明导体、半导体和绝缘体在导电性能上的差异。
解：如图1.3所示，从能带的观点来看，半导体和绝缘体都存在着禁带，绝缘体因其禁带宽度较大(6~7eV)，室温下本征激发的载流子近乎为零，所以绝缘体室温下不能导电。
半导体禁带宽度较小，只有1~2eV ，室温下已经有一定数量的电子从价带激发到导带。
所以半导体在室温下就有一定的导电能力。
而导体没有禁带，导带与价带重迭在一起，或者存在半满带，因此室温下导体就具有良好的导电能力。
1.4 为什么说本征载流子浓度与温度有关？解：本征半导体中所有载流子都来源于价带电子的本征激发。
由此产生的载流子称为本征载流子。
本征激发过程中电子和空穴是同时出现的，数量相等，i n p n ==00。
对于某一确定的半导体材料，其本征载流子浓度为kT E V C i g e N N p n n ==002式中，N C ，N V 以及Eg 都是随着温度变化的，所以，本征载流子浓度也是随着温度变化的。
集成电路版图设计(适合微电子专业)
①了解工艺现状，确定工艺路线
确定选用标准pn结隔离或对通隔离工艺或等平面 隔离工艺。由此确定工艺路线及光刻掩膜版的块数。 由制版和光刻工艺水平确定最小接触孔的尺寸和 光刻套刻精度。光刻工艺的分辨率，即能刻蚀图形的 最小宽度，受到掩膜分辨率、光刻胶分辨率、胶膜厚 度、横向腐蚀等多因素的限制。套刻精度与光刻机的 精度和操作人员的熟练程度关系密切。
功能设计 设 计 逻辑设计 电路设计 功能图 逻辑图 电路图 符号式版图 , 版图
图
版图设计
12
举例：
功能描述 x=a’b+ab’ 的逻辑图
13
CMOS与非门的电路图
14
场SiO2
栅SiO2 栅SiO2
CMOS反相器的掩膜版图
15
版图设计就是按照线路的要求和一定 的工艺参数，设计出元件的图形并进行排 列互连，以设计出一套供IC制造工艺中使 用的光刻掩膜版的图形，称为版图或工艺 复合图。 版图设计是制造IC的基本条件，版图 设计是否合理对成品率、电路性能、可靠 性影响很大，版图设计错了，就一个电路 也做不出来。若设计不合理，则电路性能 和成品率将受到很大影响。版图设计必须 与线路设计、工艺设计、工艺水平适应。 版图设计者必须熟悉工艺条件、器件物理、 电路原理以及测试方法。 16
23
要了解采用的管壳和压焊工艺。封 装形式可分为金属圆筒塑(TO-5型)、扁 平封装型和双列直插型(DIP)等多种，管 芯压点分布必须和管壳外引脚排列相吻 合。当采用热压焊时，压焊点的面积只 需70μm×70μm，超声压焊需 100μm×100μm ~125μm×25μm，金丝 球焊需125μm ×125μm，金丝球焊牢固 程度高，金丝在靠近硅片压点处是垂直 的，可压到芯片纵深处(但必须使用温度 SiO2纯化层)，使用起来很灵活。
《微电子与集成电路设计导论》第五章 集成电路基础
图5.2.10 与非门电路
图5.2.11-5.2.14 电路图
图5.2.15 与非门输出响应
当A、B取不同组合的 逻辑电平时，与非门 电路的输出响应如图 5.2.15所示。
2. 或非门电路
A=0,B=0
A=0,B=1
A=1,B=0
A=1,B=1
图5.2.16 或非门电路
图5.2.17-5.2.20 A=0，B=0时的电路图
性能指标：除增益和速度外，功耗、电源电压、线性度、噪声和最大 电压摆幅等也是放大器的重要指标。此外，放大器的输入输出阻抗将 决定其应如何与前级和后级电路进行相互配合。在实际中，这些参数 几乎都会相互牵制，一般称为“八边形法则”，茹右下图所示。
➢ 增益：输出量Xout与输入量Xin的比值
➢ 带宽：指放大器的小信号带宽。
特性参数相同，当电压翻转上升时，漏极电流
ID
Kn
W L
Vin
VTN
2
0
I
Imax
即一周期的平均电流
Imean
1 6
Kn
W L
1 VDD
VDD VTN
3
Tclk
综上，短路功耗最终为
Psc VDDImean
CMOS逻辑门电路
1.与非门电路
A=0,B=0
A=0,B=1
A=1,B=0
A=1,B=1
许的临界电平和理想逻辑电平之间的范围为 CMOS电路的直流噪声容限，定义为
VNH VOH VIH
VNL VIL VOL
图5.2.6 极限输出电平定义的噪声容限
（2）极限输出电平定义的噪声容限 根据实际工作确定所允许的最低的输出
高电平VOHmin，它所对应的输入电平定义为 关门电平VOFF；给定允许的最高的输出低电 平VOLmax，它所对应的输入电平定义为开门 电平VON。开门电平和关门电平与CMOS电 路的理想输入逻辑电平之间的范围就是 CMOS电路的噪声容限。如左图所示是反相 器的噪声容限 输入高电平噪声容限：
微电子技术与集成电路设计
微电子技术与集成电路设计电子与电气工程是现代科技发展中不可或缺的重要学科，而微电子技术与集成电路设计则是电子与电气工程领域中的一个重要分支。
随着科技的不断进步和社会的快速发展，微电子技术与集成电路设计在各个领域都起到了至关重要的作用。
微电子技术是电子与电气工程中研究微型电子器件和电路的一门学科，它主要研究微型电子器件的制备、工艺和性能等方面。
微电子技术的发展使得电子器件的体积不断缩小，性能不断提高，功耗不断降低，从而实现了电子设备的迅猛发展和智能化的提升。
微电子技术的应用非常广泛，涵盖了通信、计算机、医疗、汽车、航天等众多领域。
在微电子技术的基础上，集成电路设计则是将多个电子器件集成在一个芯片上，形成一个完整的功能电路系统。
集成电路设计的核心是设计和优化电路的结构和功能，以满足特定的应用需求。
集成电路设计需要综合考虑电路的性能、功耗、可靠性、成本等因素，并通过模拟、数字和混合信号设计技术实现。
集成电路设计的发展使得电子设备的功能更加强大，体积更加小巧，功耗更加低，从而推动了信息技术的快速发展和社会的智能化进程。
在微电子技术与集成电路设计领域，有许多重要的技术和方法。
例如，半导体工艺技术是微电子器件制备的基础，通过不同的工艺步骤，可以实现不同类型的电子器件。
而电路设计方法包括了模拟电路设计、数字电路设计和混合信号电路设计等，通过不同的设计方法，可以实现不同功能和性能的电路。
此外，集成电路设计还需要考虑电磁兼容性、故障诊断和可靠性等方面的问题，以确保电路系统的稳定运行和长期可靠性。
微电子技术与集成电路设计在现代科技和工业生产中起到了重要的推动作用。
它们不仅改变了人们的生活方式，也推动了社会的发展和进步。
例如，智能手机、计算机、无线通信设备等现代电子产品的快速发展，离不开微电子技术与集成电路设计的支持。
此外，微电子技术与集成电路设计在医疗设备、汽车电子、航空航天等领域也发挥着重要的作用，为人类提供了更加便捷、高效和安全的生活方式。
第1章集成电路设计导论
1、微电子（集成电路）技术概述 2、集成电路设计步骤及方法
1
集成电路设计步骤
➢ “自底向上”（Bottom-up）
“自底向上”的设计路线，即自工艺开始，先进行单元设 计，在精心设计好各单元后逐步向上进行功能块、子系统 设计直至最终完成整个系统设计。在模拟IC和较简单的数 字IC设计中，大多仍采用“自底向上”的设计方法 。
5
半定制方法
半定制的设计方法分为： 门阵列（GA：Gate Array）法； 门海（GS：Sea of Gates）法； 标准单元（SC: Standard Cell）法； 积木块（BB：Building Block Layout）； 可编程逻辑器件（PLD：Programmable Logic Device)设计法。
标准单元法也存在不足：பைடு நூலகம்
(1) 原始投资大：单元库的开发需要投入大量的人力物力；当工艺变化时， 单元的修改工作需要付出相当大的代价，因而如何建立一个在比较长的时 间内能适应技术发展的单元库是一个突出问题。 (2) 成本较高：由于掩膜版需要全部定制，芯片的加工也要经过全过程，因 而成本较高。只有芯片产量达到某一定额(几万至十几万)，其成本才可接受。
不满足 后仿真
满足
VLS流I数片、字封I装C、的测设试 计流图
功能要求
系统建模 （Matlab等）
不满足 电路仿真
满足 手工设计
版图 不满足
后仿真 满足
模流拟片、IC封的装、设测计试 流图
3
集成电路设计方法
➢ 全定制方法（Full-Custom Design Approach） ➢ 半定制方法（Semi-Custom Design Approach）
微处理器系统结构与嵌入式系统设计(第二版)答案全
“微处理器系统结构与嵌入式系统设计”第一章习题解答1.2 以集成电路级别而言，计算机系统的三个主要组成部分是什么？中央处理器、存储器芯片、总线接口芯片1.3 阐述摩尔定律。
每18个月，芯片的晶体管密度提高一倍，运算性能提高一倍，而价格下降一半。
1.5 什么是SoC？什么是IP核，它有哪几种实现形式？SoC：系统级芯片、片上系统、系统芯片、系统集成芯片或系统芯片集等，从应用开发角度出发，其主要含义是指单芯片上集成微电子应用产品所需的所有功能系统。
IP核：满足特定的规范和要求，并且能够在设计中反复进行复用的功能模块。
它有软核、硬核和固核三种实现形式。
1.8 什么是嵌入式系统？嵌入式系统的主要特点有哪些？概念：以应用为中心，以计算机技术为基础，软硬件可裁剪，适应应用系统对功能、可靠性、成本、体积和功耗的严格要求的专用计算机系统，即“嵌入到应用对象体系中的专用计算机系统”。
特点：1、嵌入式系统通常是面向特定应用的。
2、嵌入式系统式将先进的计算机技术、半导体技术和电子技术与各个行业的具体应用相结合的产物。
3、嵌入式系统的硬件和软件都必须高效率地设计，量体裁衣、去除冗余，力争在同样的硅片面积上实现更高的性能。
4、嵌入式处理器的应用软件是实现嵌入式系统功能的关键，对嵌入式处理器系统软件和应用软件的要求也和通用计算机有以下不同点。
①软件要求固体化，大多数嵌入式系统的软件固化在只读存储器中；②要求高质量、高可靠性的软件代码；③许多应用中要求系统软件具有实时处理能力。
5、嵌入式系统和具体应用有机的结合在一起，它的升级换代也是和具体产品同步进行的，因此嵌入式系统产品一旦进入市场，就具有较长的生命周期。
6、嵌入式系统本身不具备自开发能力，设计完成以后用户通常也不能对其中的程序功能进行修改，必须有一套开发工具和环境才能进行开发。
第二章习题答案2.2 完成下列逻辑运算（1）101+1.01 = 110.01（2）1010.001-10.1 = 111.101（3）-1011.0110 1-1.1001 = -1100.1111 1（4）10.1101-1.1001 = 1.01（5）110011/11 = 10001（6）(-101.01)/(-0.1) = 1010.12.3 完成下列逻辑运算（1）1011 0101∨1111 0000 = 1111 0101（2）1101 0001∧1010 1011 = 1000 0001（3）1010 1011⊕0001 1100 = 1011 01112.4 选择题（1）下列无符号数中最小的数是( A )。
《微电子与集成电路设计导论》第四章 半导体集成电路制造工艺
4.4.2 离子注入
图4.4.6 离子注入系统的原理示意图
图4.4.7 离子注入的高斯分布示意图
4.5 制技术 4.5.1 氧化
1. 二氧化硅的结构、性质和用途
图4.5.1 二氧化硅原子结构示意图
氧化物的主要作用： ➢ 器件介质层 ➢ 电学隔离层 ➢ 器件和栅氧的保护层 ➢ 表面钝化层 ➢ 掺杂阻挡层
F D C x
C为单位体积掺杂浓度，
C x
为x方向上的浓度梯度。
比例常数D为扩散系数，它是描述杂质在半导体中运动快慢的物理量， 它与扩散温度、杂质类型、衬底材料等有关；x为深度。
左下图所示如果硅片表面的杂质浓 度CS在整个扩散过程中始终不变， 这种方式称为恒定表面源扩散。
图4.4.1 扩散的方式
自然界中硅的含量 极为丰富，但不能 直接拿来用。因为 硅在自然界中都是 以化合物的形式存 在的。
图4.1.2 拉晶仪结构示意图
左图为在一个可抽真空的腔室内 置放一个由熔融石英制成的坩埚 ，调节好坩埚的位置，腔室回充 保护性气氛，将坩埚加热至 1500°C左右。化学方法蚀刻的籽 晶置于熔硅上方，然后降下来与 多晶熔料相接触。籽晶必须是严 格定向生长形成硅锭。
涂胶工艺的目的就是在晶圆表面建立薄的、均匀的、并且没有缺陷的光刻胶膜。
图4.2.4 动态旋转喷洒光刻胶示意图
3. 前烘
前烘是将光刻胶中的一部分溶剂蒸发掉。使光刻胶中溶剂缓慢、充分地挥发掉， 保持光刻胶干燥。
4. 对准和曝光
对准和曝光是把掩膜版上的图形转移到光刻胶上的关键步骤。
图4.2.5 光刻技术的示意图
图4.2.7 制版工艺流程
4.3 刻蚀
（1）湿法腐蚀
（2）干法腐蚀 ➢ 等离子体腐蚀 ➢ 溅射刻蚀 ➢ 反应离子刻蚀
《微电子与集成电路设计导论》第二章 半导体物理基础
导带
Eg
价带
2.5 半导体的掺杂
载流子：低温时，电子分别被束缚在四面体晶格中，因此无法作电的传导。但在 高温时，热振动可以打断共价键。当一些键被打断时，所产生的自由电子可以参 与电的传导。而一个自由电子产生时，会在原处产生一个空缺。此空缺可由邻近 的一个电子填满，从而产生空缺位置的移动，并可被看作与电子运动方向相反的 正电荷，称为空穴(hole)。半导体中可移动的电子与空穴统称为载流子。
F(E)
500K 0.5
300K
费米能级(Fermi level)：是电
100K
子占有率为1/2时的能量。
≈
-0.5 -0.4 -0.3 -0.2 -0.1 0 0.1 0.2
Ga 0.065 0.011
Si
1.12
Sb 0.039
0.045 B
P
As
0.045 0.054
0.067 0.072 Al Ga
Ti
C
0.21
0.25
0.34 0.35 D
0.16
In Pd
Pt 0.25
0.36 0.3 D
Au O
0.16 0.38 A 0.54 0.51 A 0.41
0.29 D
＋4
0, 1 , 0 2
＋4
＋4
＋4
＋4
半导体的共价键结合
砷化镓为四面体闪锌矿结构，其主要结合也是共价键，但在砷化镓中存在微 量离子键成分，即Ga＋离子与其四个邻近As－离子或As－离子与其四个邻近Ga＋ 离子间的静电吸引力。以电子观来看，这表示每对共价键电子存在于As原子的时 间比在Ga原子中稍长。
杂质半导体
非本征（杂质）半导体：当半导体被掺入杂质时，半导体变 成非本征的（extrinsic），而且引入杂质能级。
第二讲集成电路版图设计规则
- 1.5mA 最大电流密度
/um
-
- 禁止并行金属线90度拐角，用135
度拐角代替
a
c.2
b
c.1 c.2
设计规则 via
定义为两层金属之 间的连接孔
符号 尺寸
含义
12.a .7*.7 过孔最小面积
12.b 0.8 过孔间距
12.d~f - 接触孔、poly-poly电容和栅 上不能打过孔
12.g 0.4 金属1对过孔的最小覆盖
6.d 6.e 6.f 6.g
尺寸 1.2 1.0 0.5 3.2 1.5 0.8 -
含义 poly2做电容时的最小宽度 poly2做电容时的最小间距 Poly2与有源区的最小间距 做关键电容时的间距 电容底板对顶板的最小覆盖 电容Poly2对接触孔最小覆盖 Poly2不能在有源区上 Poly2不能跨过poly1边沿
– 上华0.6um DPDM CMOS工艺拓扑设计规则 – 设计规则的运用
• 版图设计准则(‘Rule’ for performance)
– 匹配 – 抗干扰 – 寄生的优化 – 可靠性
引言
• 芯片加工：从版图到裸片
制
加
版
工
是一种多层平面“印刷”和 叠加过程，但中间是否会 带来误差？
引言
一个版图的例子：
习）
VDD
15k
OUT IN 80/0.8
又试问NMOS晶体管的漏极面积和周长是多 少？
设计规则的运用
• TASK3：设计一个简单开关电容电路 （练习）
f1 IN
30/0.6 X
f2 OUT
60/0.6 2pF 6/0.6 12/0.6
又试问X点的寄生电容如何计算？
第二讲集成电路版图设计规则
（第二讲）一. 集成电路设计基础1.4 版图设计规则 Design Rule李福乐 清华大学微电子所上一讲主要内容• 课程介绍 • 集成电路设计背景知识 • 硅栅CMOS集成电路版图流程 • CMOS工艺中集成元件的版图、结构和电特性版图设计规则Design Rule• 引言 • 设计规则(Topological Design Rule)– 上华0.6um DPDM CMOS工艺拓扑设计规则 – 设计规则的运用• 版图设计准则(‘Rule’ for performance)– 匹配 – 抗干扰 – 寄生的优化 – 可靠性引言• 芯片加工：从版图到裸片制加版工是一种多层平面“印刷”和 叠加过程，但中间是否会 带来误差？引言一个版图的例子：引言加工后得到的实际芯片版图例子：1引言• 加工过程中的非理想因素– 制版光刻的分辨率问题 – 多层版的套准问题 – 表面不平整问题 – 流水中的扩散和刻蚀问题 – 梯度效应引言• 解决办法– 厂家提供的设计规则(topological design rule)，确保完成设计功能和一定的芯片成 品率，除个别情况外，设计者必须遵循– 设计者的设计准则(‘rule’ for performance)，用以提高电路的某些性 能，如匹配，抗干扰，速度等设计规则(topological design rule)基本定义(Definition) WidthEnclosure设计规则ExtensionExtensionSpace SpaceOverlap1.请记住这些名称的定义 2.后面所介绍的 layout rules 必须熟记，在画layout 时须遵守这些规则。
上华0.6um DPDM CMOS工艺拓扑 设计规则版图的层定义N-well P+ implantpoly1contactvia High Resistoractive N+ implantpoly2 metal1metal2设计规则 Nwell符号 尺寸含义1.a 3.0 阱的最小宽度1.b 4.8 不同电位阱的阱间距1.c 1.5 相同电位阱的阱间距P+ Active gb P+ fe N+ ActiveN+ c da2设计规则 Nwell符号 尺寸含义1.d 0.4 阱对其中N+有源区最小覆盖1.e 1.8 阱外N+有源区距阱最小间距1.f 1.8 阱对其中P+有源区最小覆盖1.g 0.4 阱外P+有源区距阱最小间距P+ Active gb P+ fe N+ ActiveN+ c da设计规则 active符号 尺寸含义2.a 0.6 用于互连的有源区最小宽度2.b 0.75 最小沟道宽度2.c 1.2 有源区最小间距aN+ c.4b P+P+ c.2ac.3 N+c.1 N+b设计规则 poly1可做MOS晶体管栅极、 导线、poly-poly电容的 下极板符号 尺寸含义4.a 0.6 用于互连的poly1最小宽度4.b 0.75 Poly1最小间距4.c 0.6 最小NMOS沟道长度4.d 0.6 最小PMOS沟道长度eeN+fbgcP+fbgadb设计规则 poly1可做MOS晶体管栅极、 导线、poly-poly电容的 下极板符号 尺寸含义4.e 0.6 硅栅最小出头量4.f 0.5 硅栅与有源区最小内间距4.g 0.3 场区poly1与有源区最小内 间距eeN+fbgcP+fbgadb设计规则 High Resistor在Poly2上定义高阻区符号 尺寸含义5.a 2.0 高阻最小宽度5.b 1.0 高阻最小间距5.c 1.0 高阻对poly2的最小覆盖5.d 1.0 高阻与poly2的间距d/f ce ha bf设计规则 High Resistor其上禁止布线 高阻层定义电阻长度 Poly2定义电阻宽度d/f c符 尺寸 号含义5.e 0.6 高阻与poly2电阻接触孔间距5.f 0.8 高阻与低阻poly2电阻的间距5.g 0.5 高阻与有源区的间距5.h 1.0 高阻与poly1电阻的间距a behf3设计规则 poly2可做多晶连线、多晶 电阻和poly-poly电容 的上极板符号 6.a 6.b 6.c6.d 6.e 6.f 6.g尺寸 1.2 1.0 0.5 3.2 1.5 0.8 -含义 poly2做电容时的最小宽度 poly2做电容时的最小间距 Poly2与有源区的最小间距 做关键电容时的间距 电容底板对顶板的最小覆盖 电容Poly2对接触孔最小覆盖 Poly2不能在有源区上 Poly2不能跨过poly1边沿c j ibdea设计规则 poly2可做多晶连线、多晶 电阻和poly-poly电容 的上极板符号 6.h 6.i 6.j 6.k 6.l 6.m尺寸含义0.8 poly2做导线时的最小宽度1.0 poly2做电阻时的最小间距1.0 Poly2电阻之间的最小间距- Poly2不能用做栅0.5 电阻Poly2对接触孔最小覆盖- 除做电容外，Poly2不能与 poly1重叠c j ibdea设计规则 implantb a符号 尺寸含义8.a 0.9 注入区最小宽度8.b 0.9 同型注入区最小间距8.c 0.6 注入区对有源区最小包围8.d 0.6 注入区与有源区最小间距Hc d N+Ef设计规则 implant符号 尺寸含义8.E 0.75 N+(P+)注入区与P+(N+)栅 间距8.f 0.75 N+(P+)注入区与N+(P+)栅 间距8.H 0 注入区对有源区最小覆盖 （定义butting contact）Hb ac d N+Ef设计规则 contact定义为金属1与扩散 区、多晶1、多晶2 的所有连接！符号 尺寸含义10.a .6*.6 接触孔最小面积10.a.1 .6*1.6 N+/P+ butting contact面积10.b 0.7 接触孔间距dgcafaba.1 ec.3g设计规则 contact符号 尺寸含义10.c 0.4 有源区,(d, e)Poly1, Poly2对最小孔最小覆盖10.c.3 0.8 有源区对butting contact最小覆盖10.f 0.6 漏源区接触孔与栅最小间距10.g 0.6 Poly1,2上孔与有源区最小间距dgcafaba.1 ec.3g4设计规则 metal1符号 尺寸含义11.a 0.9 金属1最小宽度11.b 0.8 金属1最小间距11.c.1 0.3 金属1对最小接触孔的最小覆盖11.c.2 0.6 金属1对butting contact的最小覆盖- 1.5mA 最大电流密度/um-- 禁止并行金属线90度拐角，用135度拐角代替ac.2bc.1 c.2设计规则 via定义为两层金属之 间的连接孔符号 尺寸含义12.a .7*.7 过孔最小面积12.b 0.8 过孔间距12.d~f - 接触孔、poly-poly电容和栅 上不能打过孔12.g 0.4 金属1对过孔的最小覆盖12.h 0.5 过孔与接触孔的最小间距建议 12.k0.5 Poly与有源区对过孔的最小 间距或覆盖1.5mA 单个过孔的最大电流agbhh设计规则 metal2可用于电源线、地 线、总线、时钟线 及各种低阻连接符号 尺寸含义13.a 0.9 金属2最小宽度13.b(e) 0.8 金属2最小间距13.c 0.4 金属2对过孔的最小覆盖13.d 1.5 宽金属2与金属2的最小间距13.f - 禁止并行金属线90度拐角，用 135度拐角代替13.h 1.5mA 最大电流密度 /umac be dd Width>10um设计规则 power supply line由于应力释放原符号 尺寸含义则，在大晶片上会17.a 20.0 金属2最小宽度存在与大宽度金属17.b 300.0 金属2最小长度总线相关的可靠性 问题。
《微电子与集成电路设计导论》第六章 新型微电子技术
纳电子器件——Memristor忆阻器 ➢ 全称记忆电阻（Memristor），是表示磁通与电荷关系的电路器件。
特点
➢ 电阻取决于多少电荷经过了器件。 ➢ 若电荷以一个方向流过，电阻会增加；
如果让电荷以反向流动，电阻就会减小。 ➢ 具有记忆能力，断电后电阻值保持不变。
纳电子器件——石墨烯
➢ 它是已知材料中最薄的一种，且牢固坚硬； ➢ 优良的导电特性：它在室温下传递电子的速度比已知导体都快。
优势
➢ 碳纳米管FET沟道为一维结构，载流子 迁移率大大提高。
➢ 碳纳米管FET参与碳纳米管导电的是表 面。
➢ 碳纳米管FET通过选择源漏材料，可完 全消除源漏结势垒
图6.4.2 CNT-FET典型结构示意图
纳电子器件——有机分子场效应晶体管
该技术利用了分子之间可自由组合的化学特性，晶体管电极之间的距离仅为1纳米到2 个纳米，是目前世界最小的晶体管。同时具有制造简单，造价低廉的优点。
2006年3月， 佐治亚理工学院 （Georgia Institute of Technology） 的研究 员宣布，成功地制造了石墨烯平面场效应 晶体管并观测到了量子干涉效应。并基于 此研究出根据石墨烯为基础的电路。
6.4.2 纳电子材料
纳米材料一诞生，即以其异乎寻常的特性引起了材料界的广泛关注。这 是因为纳米材料具有与传统材料明显不同的一些特征。
人类社会是在不断征服自然和不断攀登科技顶 峰而前进的，纳米技术也是如此。
现在世纪纳米技术和纳米材料，正向新材料、 微电子、计算机、医学、航天、航空、环境、 能源、生物技术和农业等诸多领域渗透。
纳米打假
纳米技术并非高不可攀，但也决非人人都能“纳”一把， 因此，我们要提前做好纳米技术的打假工作，建立一套十分 严格的评审和考核制度，为纳米技术的发展创造良好的空间， 防止样样都要“纳”一把现象的发生，尽量避免恶意炒作 “伪纳米”，不能等到造成极其严重的恶果后，再去打与堵。
微电子器件与IC设计基础_第2版_刘刚_陈涛_课后答案(DOC)
课后习题答案1.1 为什么经典物理无法准确描述电子的状态？在量子力学中又是用什么方法来描述的？ 解：在经典物理中，粒子和波是被区分的。
然而，电子和光子是微观粒子，具有波粒二象性。
因此，经典物理无法准确描述电子的状态。
在量子力学中，粒子具有波粒二象性，其能量和动量是通过这样一个常数来与物质波的频率ω和波矢k 建立联系的，即k n ch p h E ====υωυ 上述等式的左边描述的是粒子的能量和动量，右边描述的则是粒子波动性的频率ω和波矢k 。
1.2 量子力学中用什么来描述波函数的时空变化规律？解：波函数ψ是空间和时间的复函数。
与经典物理不同的是，它描述的不是实在的物理量的波动，而是粒子在空间的概率分布，是一种几率波。
如果用()t r ,ψ表示粒子的德布洛意波的振幅，以()()()t r t r t r ,,,2ψψψ*=表示波的强度，那么，t 时刻在r 附近的小体积元z y x ∆∆∆中检测到粒子的概率正比于()z y x t r ∆∆∆2,ψ。
1.3 试从能带的角度说明导体、半导体和绝缘体在导电性能上的差异。
解：如图1.3所示，从能带的观点来看，半导体和绝缘体都存在着禁带，绝缘体因其禁带宽度较大(6~7eV)，室温下本征激发的载流子近乎为零，所以绝缘体室温下不能导电。
半导体禁带宽度较小，只有1~2eV ，室温下已经有一定数量的电子从价带激发到导带。
所以半导体在室温下就有一定的导电能力。
而导体没有禁带，导带与价带重迭在一起，或者存在半满带，因此室温下导体就具有良好的导电能力。
1.4 为什么说本征载流子浓度与温度有关？解：本征半导体中所有载流子都来源于价带电子的本征激发。
由此产生的载流子称为本征载流子。
本征激发过程中电子和空穴是同时出现的，数量相等，i n p n ==00。
对于某一确定的半导体材料，其本征载流子浓度为kT E V C i g e N N p n n ==002式中，N C ，N V 以及Eg 都是随着温度变化的，所以，本征载流子浓度也是随着温度变化的。
微电子与集成电路设计导论 第一章 概论
图1.5.4 国内集成电路的供求关系
图1.5.5 集成电路的进口量
➢ 我国的微电子技术的发展大致可以分为两个阶段：
第一个阶段：在2000年之前，1956年，北京大学、复旦大学、东北人民 大学、厦门大学、南京大学在北大联合创建半导体专业。1977年在北京 大学诞生了第一块大规模集成电路。而在1980年以后，初步形成了制造 业、设计业、封装业分离的状态。
➢ 膜集成电路：是在玻璃或陶瓷片等绝缘物体上，以膜的形式制作电阻、电 容等无源器件，并加以封装而成。
➢ 混合集成电路：在实际应用中，多半是在无源膜电路上外加半导体集成电 路或分立元件的二极管、三极管等有源器件，使之构成一个整体，这便是 混合集成电路。
图1.4.1 集成电路的分类
1.5 微电子产业的发展现状
ห้องสมุดไป่ตู้
3. 对信息社会的作用
图1.2.3 信息社会各应用产品市场领域的销售额
4. 对传统产业的带动作用
微电子对传统产业的渗透与带动作用。几乎所有的传统产业与微电子技术结 合，用集成电路芯片进行智能改造，都可以使传统产业重新焕发青春。
对风机、水泵采用变频调速等电子技术进行改造，每年即可节电500亿度以上. 和机械学科的结合，导致很多传统的机械产品逐步电子化。 和生物学结合，生物芯片的诞生得以实现对细胞、蛋白质、DNA以及其他生
图1.3.8 摩尔定律示意图
➢ 早期研制和生产的集成电路都是双极型的。 1930年，德国科学家Lilien-filed提出了关于MOS场效应晶体管的概念、工作原理 以及具体的实施方案。 1960年Kang和Atalla研制出第一个利用硅半导体材料制成的MOS晶体管。 1962年以后出现了由金属-氧化物-半导体（MOS）场效应晶体管组成的MOS集成 电路。
对半导体技术、微电子技术、集成电路技术三者的浅略认识
对半导体技术、微电子技术、集成电路技术三者的浅略认识一、半导体技术、微电子技术、集成电路技术三者的联系与区别我们首先从三者的概念或定义上来分别了解一下这三种技术.半导体技术就是以半导体为材料，制作成组件及集成电路的技术。
在电子信息方面,绝大多数的电子组件都是以硅为基材做成的,因此电子产业又称为半导体产业。
半导体技术最大的应用便是集成电路，它们被用来发挥各式各样的控制功能,犹如人体中的大脑与神经。
微电子技术是随着集成电路，尤其是超大型规模集成电路而发展起来的一门新的技术,是建立在以集成电路为核心的各种半导体器件基础上的高新电子技术，为微电子学中的各项工艺技术的总和.集成电路技术，在电子学中是一种把电路小型化的技术。
采用一定的工艺，把一个电路中所需的各种电子元件及布线互连一起，制作在一小块或几小块半导体晶片或介质基片上,然后封装在一个管壳内,成为具有所需电路功能的微型结构。
（以上三者概念均来源于网络）这般看来，三者概念上互相交叉，却也略有区别。
依我这个初次接触这三个名词、对电子信息几乎一窍不通的大一新生来看，半导体技术是其他二者技术的基础,因为半导体是承载整个电子信息的基石，不管是微电子还是集成电路,便是以半导体为材料才可以建造、发展。
而微电子技术，个人感觉比较广泛,甚至集成电路技术可以包含在微电子技术里。
除此之外，诸如小型元件，如纳米级电子元件制造技术，都可以归为微电子技术。
而集成电路技术概念上比较狭窄，单单只把电路小型化、集成化技术，上面列举的小型元件制造,便不能归为集成电路技术，但可以归为微电子技术。
以上便是鄙人对三者概念上、应用上联系与区别的区区之见，如有错误之处还望谅解。
二、对集成电路技术的详细介绍首先我们了解一下什么是集成电路。
集成电路是一种微型电子器件或部件.人们采用一定的工艺，把一个电路中所需的各种元件及布线互连一起，制作在一小块或几小块半导体晶片或介质基片上，然后封装在一个管壳内，成为具有所需电路功能的微型结构。
微电子器件与集成电路设计
微电子器件与集成电路设计电子与电气工程是一门研究电子器件和电路的学科，它涵盖了广泛的领域，包括微电子器件和集成电路设计。
微电子器件是电子系统的基础，而集成电路则是将多个微电子器件集成在一起形成的电路。
本文将重点探讨微电子器件与集成电路设计的相关内容。
微电子器件是指尺寸在微米级别的电子器件，如晶体管、二极管和电容器等。
微电子器件的设计与制造是电子与电气工程领域的核心任务之一。
在微电子器件的设计过程中，需要考虑器件的性能、功耗和可靠性等因素。
同时，还需要利用先进的材料和加工技术，以实现器件的微小尺寸和高性能。
集成电路是将多个微电子器件集成在一起形成的电路。
集成电路的设计是电子与电气工程中的重要研究方向之一。
集成电路设计的目标是在有限的芯片面积上实现尽可能多的功能，并保证电路的性能和可靠性。
在集成电路设计过程中，需要考虑电路的结构、布局和布线等因素，并利用计算机辅助设计工具进行模拟和验证。
微电子器件与集成电路设计的发展离不开先进的技术和方法。
随着纳米技术的发展，微电子器件的尺寸越来越小，性能越来越强。
同时，集成电路的规模也越来越大，功能越来越复杂。
为了满足这些需求，研究人员不断提出新的设计方法和工具。
例如，基于物理的器件模型和电路模拟技术可以更准确地预测器件和电路的性能。
此外，新材料的应用和三维集成电路的研究也为微电子器件与集成电路设计带来了新的机遇和挑战。
微电子器件与集成电路设计在现代科技的发展中发挥着重要的作用。
它们广泛应用于通信、计算机、医疗和能源等领域，推动了社会的进步和经济的发展。
随着人工智能、物联网和5G技术的兴起，对微电子器件和集成电路的需求将进一步增加。
因此，微电子器件与集成电路设计的研究具有重要的意义和广阔的前景。
总结起来，微电子器件与集成电路设计是电子与电气工程领域的重要研究方向。
它们的发展离不开先进的技术和方法，并在现代科技的发展中发挥着重要的作用。
随着科技的不断进步，微电子器件与集成电路设计的研究将继续深入，并为社会的进步和经济的发展做出更大的贡献。
微电子学、集成电路
电路的输入阻抗低于该临界值时（对于GaN p-i-n光伏探测器来说约为106），焦平面才能获得较高的注入效率。
图8表0参11TN386.52007050566基于W eb服务器的高性能C C D相机数据采集系统设计/赵凯生，刘爽，龙再川，杜昊(电子科技大学光电信息学院)//半导体光电.―2006，27（5）.―621～623.讨论了高性能CCD相机数据采集的方法，给出基于嵌入式W eb服务器的相机数据采集系统的设计方法，并以ARM微处理器和Linux操作系统为核心，结合千兆光纤传输模块设计出嵌入式服务器平台，通过移植Boa 服务器和编写CGI程序实现了图像数据的远程采集和高速传输。
图2表0参5TN386.52007050567地面反射太阳光对C C D探测系统影响的研究/张雷，安源，孙小伟，金光(中国科学院长春光学精密机械与物理研究所)//半导体光电.―2006，27（5）.―645～648.对地面反射太阳光对远距离CCD探测系统的影响机理和太阳光的发散特性进行了研究，推导了目标物体在CCD探测系统入瞳面上照度的计算公式，建立了地面反射太阳光对远距离CCD探测系统影响的数学模型，并利用mat lab软件对该数学模型进行仿真。
通过分析，从理论上证明地面反射太阳光对CCD探测系统的影响是十分显著的。
图6表0参5TN386.52007050568一种专用C C D摄像机的设计/祁琳，李凤苓，乔建社(重庆光电技术研究所)//半导体光电.―2006，27（5）.―639～641.设计了一种具有自动和手动电子快门功能、伽玛系数校正功能和外同步功能的专用CCD摄像机。
分析了摄像机的工作原理，给出了摄像机整体结构图。
叙述了专用CCD摄像机的时序驱动电路，电子快门，伽玛校正，自动增益控制，以及外同步功能的设计思路。
图7表0参2TN386.52007050569 4096×96元可见光T D I C C D成像系统的设计/彭秀华，陈红兵，李仁豪，唐遵烈(重庆光电技术研究所)//半导体光电.―2006，27（5）.―628～630，638.研制了4096×96元TDI（时间延迟积分）CCD成像系统。
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➢ 淀积工艺主要用于在硅片表面上淀积一层材料，如金 属铝、多晶硅及磷硅玻璃PSG等。
1、金属化工艺
淀积铝也称为金属化工艺，它是在真空设备中进行的。 在硅片的表面形成一层铝膜。
2、淀积多晶硅
➢ 淀积多晶硅一般采用化学汽相淀积（LPCVD）的方法 。利用化学反应在硅片上生长多晶硅薄膜。
➢ 适当控制压力、温度并引入反应的蒸汽，经过足够长 的时间，便可在硅表面淀积一层高纯度的多晶硅。
(2)发烟硝酸
பைடு நூலகம்
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Start with a Silicon Wafer
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Deposit a Layer of Silicon Dioxide
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We want to create this pattern on the silicon wafer
A “Mask” Layer
外延生长 氧化 掺杂 淀积 刻蚀 光刻 钝化
了解每一步工艺对器件性 能的影响
1
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集成电路的制造过程：前道工序和后道工序 前道工序：原始晶片到中测，包括：
图形转换技术（光刻、刻蚀等） 薄膜制备技术（外延、氧化、淀积等） 掺杂技术（扩散和离子注入） 后道工序：中测到出厂
2
3
50-300mm (2’’-12’’)
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光刻工艺是完成在整个硅片上进行开窗的工作。
到目前为止所讨论的各基本半导体生产工艺，除淀积外都 只在硅片上被选中的局部面积上进行．它们的选取是由 光刻工艺来实现的．光刻指的是将掩模版或计算机数据 库中存放的图像复制到硅片上的整个过程．
光刻次数越多，表示工艺越复杂 光刻所能加工的线条越细，表示工艺水平越高
G
D
D
S
G S
P-si
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➢ 扩散炉与氧化炉基本相同，只是将要掺入的杂质如 P或B的源放入炉管内。
➢ 扩散分为两步：
• STEP1 预淀积：将浓度很高的一种杂质元素P或B淀积在硅 片表面。
• STEP2 推进：在高温、高压下，使硅片表面的杂质扩散到硅 片内部。
➢ 只要控制预淀积后硅片表面浅层的P原子浓度、扩 散温度、扩散时间等三个因素就可以决定扩散深度 及浓度。
介质等 ➢ 对某些杂质起屏蔽作用 可作：选择性扩散掩蔽层
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除了作为栅的绝缘材料外，二氧化硅在很多制造工 序中可以作为保护层。在器件之间的区域，也可以 生成一层称为“场氧”（FOX）的厚SiO2 层，使后面的 工序可以在其上制作互连线。
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➢ 在衬底材料上掺入五价磷或三价硼，以改变 半导体材料的电性能。掺杂过程是由硅的表 面向体内作用的。目前，有两种掺杂方式： 扩散和离子注入。
σp σp
0
Rp
深度 X
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离子注入的分布有以下两个特点： 1．离子注入的分布曲线形状（Rp，бp），只与离子的初始能量E0有关。并
杂质浓度最大的地方不是在硅的表面，X＝0处，而是在X＝Rp处。 2．离子注入最大值Nmax与注入剂量NT有关。
E0与NT都是可以控制的参数。因此，离子注入方法可以精确地控制掺杂区 域的浓度及深度。
0.5-0.8mm
初始掺杂 ~ 1015 cm-3
4
➢ 半导体工艺流程中的基片是抛光过的晶圆基片， 直径在50到300mm(2-12英寸)之间，厚度约几百微米。
➢ 尽管有些器件和IC可以直接做在未外延的基片上， 但大多数器件和IC都做在经过外延生长的衬底上。原 因是未外延过的基片性能常常不能满足要求。外延的 目的是用同质材料形成具有不同的掺杂种类及浓度， 因而具有不同性能的晶体层。外延也是制作不同材料 系统的技术之一。外延生长后的衬底适合于制作有各 种要求的器件与IC，且可进行进一步处理。
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Dopant Ion from an accelerator Fixed Ions
Final Implanted Ion Locatio1n4
N (x)
[(x R p)2
2
2]
p
Ne max
Rp：平均浓度
p：穿透硼深原度子 的数 标准差
Nmax=0.4NT/ p
0<X<
NNmTa：x 单位面积注入的离子数，即离子注入剂量
➢ 不同的外延工艺可制出不同的材料系统。
5
SiCl4 or SiH4 Gas with Impurities
Epi Layer
p-type Si
n-type Si
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Si
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O2 SiO2
0.44tox
Si
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➢ 良好的化学稳定性和电绝缘性 可作：MOS管的栅氧化层、器件的保护层、绝缘材料、电容器的
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0.18μm process Structure
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掩膜是用石英玻璃做成的均匀平坦的薄片， 表面上涂一层600~800nm厚的Cr层，使其表面 光洁度更高。称之为铬板。
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在IC的制造过程中，光刻是多次应用的重要 工序。其作用是把掩膜上的图型转换成晶圆 上的器件结构。
3、淀积PGS与淀积多晶硅相似，只是用不同的化学反应17
被刻蚀的有：抗蚀剂、半导体、绝缘体、金属等。
Layer to be etched
Apply Etch
Mask Layer
a
c
b
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掩膜制造 从物理上讲，任何半导体器件及IC都是一系列互相
联系的基本单元的组合，如导体、半导体及在基片上 不同层上形成的不同尺寸的隔离材料等。要制作出这 些结构需要一套掩膜。一个光学掩膜通常是一块涂着 特定图案铬薄层的石英玻璃片，一层掩膜对应一块IC 的一个工艺层。工艺流程中需要的一套掩膜必须在工 艺流程开始之前制作出来。制作这套掩膜的数据来自 电路设计工程师给出的版图。
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光刻类似于照相。
3个主要步骤：曝光、显影、刻蚀 3种设备和器材：光刻胶、掩模版和光刻机
掩膜版和光刻胶： 光刻胶：正胶和负胶
光源
wafer
mask
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➢ 光刻过程如下：
1．涂光刻胶
2．掩膜对准
3．曝光
4．显影
5．刻蚀：采用干法刻蚀（Ery Eatching）
6．去胶：化学方法及干法去胶
(1)丙酮中，然后用无水乙醇
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Spin a Photoresist Layer（光刻胶）
涂胶
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Uniform UV Light Illumination
32
Uniform UV Light Illumination