数电实验报告1.2-一位减法器、一位加法器
实验报告01-1位加法器
实验报告01-1位加法器
实验_＿一＿＿
【目的与要求】
1.掌控1十一位全加器的设计
2.学会1十一位加法器的拓展
1.设计1位全加器
2.将1十一位全加器拓展为4十一位全加器
3.并使4位的全加器能够搞加减法运算
1.1位全加器的设计
（1）写下1十一位全加器的真值表（2）根据真值表写下表达式并化简
（3）画出逻辑电路（4）用quartusii进行
功能仿真，检验逻辑电路与否恰当，将仿真波形图片并粘贴于此（5）如果电路设计恰当，将该电路展开PCB以用作下一个环节
2.将1位全加器扩展为4位全加器
（1）用1十一位全加器拓展为4位的全加器，图画出来电路图
（2）分别用两个4位补码的正数和负数验证加法器的正确性（注意这两
个数之和必须在4十一位补码的数的范围内，这两个数包含符号在内共4十一位），用quartusii展开功能仿真并对仿真结果展开图片。
-5+3=-2：
1011+0011=1110
3.将4位的全加器改进为可进行4位加法和减法的运算器
（1）在4十一位加法器的基础上，对电路展开修正，而因电路不仅能够展开提
法运算而且还能进行减法运算。
画出该电路
（2）分别用两个4十一位补码的正数和负数检验该电路的正确性（特别注意两个
数之和必须在4位补码的数的范围内），用quartusii进行功能仿真并对仿真结果进行截图。
3-5=-2:0011101011110
3+(-5)=-2:0011010111110。
数电 计数器 实验报告
数电计数器实验报告
《数电计数器实验报告》
实验目的：通过实验，掌握计数器的工作原理及其应用。
实验仪器：数电实验箱、示波器、计数器芯片、电源等。
实验原理：计数器是一种能够记录输入脉冲信号次数的电子设备，它能够实现数字信号的计数功能。
在实验中，我们将使用计数器芯片来实现二进制计数器的功能，通过观察输出信号的变化来了解计数器的工作原理。
实验步骤：
1. 将计数器芯片连接到数电实验箱上，并接入示波器以观察输出信号。
2. 将电源接通，调节示波器参数，观察计数器的输出波形。
3. 输入不同的脉冲信号，观察计数器的计数变化。
4. 通过改变输入信号的频率和幅度，观察计数器的响应情况。
实验结果：通过实验观察，我们发现计数器能够准确地记录输入脉冲信号的次数，并且能够按照二进制的方式进行计数。
当输入信号的频率增加时，计数器的计数速度也相应增加，而当输入信号停止时，计数器的计数也停止。
实验结论：计数器是一种非常重要的数字电路元件，它在数字系统中具有广泛的应用。
通过本次实验，我们深入了解了计数器的工作原理及其特性，为今后的数字电路设计和应用打下了坚实的基础。
总结：本次实验通过实际操作，让我们对计数器有了更深入的了解，同时也增强了我们对数字电路的理解和应用能力。
希望通过今后的实验和学习，我们能够更加熟练地掌握数字电路的相关知识，为今后的工程实践打下坚实的基础。
数电实验二：简易计算器（设计报告）
数电实验2设计报告实验名称：简易计算器 实验目的：1.熟练掌握综合逻辑电路的设计方法及调试方法2.掌握Verilog HDL 数字系统设计方法3.熟悉PLD 实验箱的结构和使用及QuartusII 软件的基本操作4.掌握采用Quartus II 软件和实验箱设计实现逻辑电路的基本过程设计任务及要求：利用LPM 例化元件和适当的中小规模时序、组合逻辑电路设计一个4位简易计算器，实现2个4位二进制数的加、减、乘、除运算，完成主要模块的波形仿真，并将设计下载到实验箱进行功能测试。
要求：1、 用8个开关分别作为2个4位输入数据2、 运算结果用数码管显示电路设计过程：1、 设定加、减、乘、除四个LPM 例化元件加法器：2个四位二进制输入（加数、被加数），1个4位二进制输出（和）减法器：2个四位二进制输入（减数、被减数），1个4位二进制输出（差）乘法器：2个四位二进制输入（乘数、被乘数），1个8位二进制输出（积）除法器：24位二进制输出（分别代表商和余数）2、加入组合逻辑电路和4选一数据选择器，控制进行运算的种类（1）组合逻辑电路输入：功能：为了利用矩阵键盘对计算器对输入数字的加减乘除进行控制，我们画了这个组合逻辑电路，将矩阵键盘的行管脚和列管脚分别为输入后，当（1,1）位置的按键按下，则输出端输出2位2进制数11（控制减法操作），当（2,2）位置的按键按下，则输出端输出2位2进制数10（控制加法操作），当（3,3）位置的按键按下，则输出端输出2位2进制数01（控制乘法操作），当所有按键都没有按下时，输出默认为00，即控制除法操作。
（2）4选一数据选择器功能X1,y1为想要计算的两个4位2进制数，当S0,S1为11的时候，将X1,y1送入减法器输入端，当S0,S1为10的时候，将X1,y1送入加法器输入端，当S0,S1为01的时候，将X1,y1送入乘法器输入端，当S0,S1为00的时候，将X1,y1送入除法器输入端。
数电计数器实验报告
数电计数器实验报告数电计数器实验报告引言：数电计数器是数字电路中常见的一种组合逻辑电路，用于计数和记录输入脉冲的次数。
本实验旨在通过搭建一个基本的二进制计数器电路，探究计数器的工作原理，并验证其计数功能的正确性。
实验装置和步骤：实验中所用的装置包括集成电路、数字示波器、电源等。
首先，我们按照电路原理图搭建计数器电路，并连接相应的输入和输出信号线。
然后，我们通过给计数器电路提供时钟信号，观察输出信号的变化情况。
最后，我们通过改变输入信号的频率和幅度，测试计数器的稳定性和可靠性。
实验结果：在实验中，我们观察到计数器电路的输出信号随着时钟信号的输入而变化。
当时钟信号的边沿触发计数器时，计数器按照设定的计数规则进行计数，并输出相应的二进制码。
例如，当计数器为4位二进制计数器时，输入一个时钟脉冲，计数器的输出变化为0001、0010、0011、0100，依次类推。
当计数器达到最大计数值时，会自动归零重新计数。
实验分析：通过实验我们发现，计数器的计数规则是按照二进制码进行计数的。
每一位计数器都有两种状态，0和1，通过时钟信号的输入，计数器的状态会发生变化。
当计数器达到最大计数值时，会自动归零，这是因为计数器的位数是有限的，无法继续计数。
计数器的位数越多，能够计数的范围就越大。
此外，我们还发现计数器的计数速度与输入时钟信号的频率有关。
当时钟信号的频率较高时，计数器的计数速度也会相应增加。
然而，当时钟信号的频率过高时，计数器可能无法跟上时钟信号的输入，导致计数器的计数出错。
因此，在实际应用中，我们需要根据具体的需求来选择合适的计数器和时钟频率。
实验总结：通过本次实验，我们深入了解了数电计数器的工作原理和计数功能。
计数器作为一种常见的组合逻辑电路，广泛应用于各种计数和测量系统中。
在实际应用中，我们需要根据具体的需求选择合适的计数器和时钟频率，以确保计数器的稳定性和可靠性。
未来展望：随着科技的不断发展，计数器的功能和性能也在不断提升。
数电实验报告
《数字电路与逻辑设计》课程实验报告系（院）：计算机与信息学院专业：班级：姓名：学号：指导教师：学年学期: 2018 ~ 2019 学年第一学期实验一基本逻辑门逻辑以及加法器实验一、实验目的1．掌握TTL与非门、与或非门和异或门输入与输出之间的逻辑关系。
2．熟悉TTL中、小规模集成电路的外型、管脚和使用方法。
二、实验所用器件和仪表1.二输入四与非门74LS00 1片2.二输入四或非门74LS28 1片3.二输入四异或门74LS86 1片三、实验内容1．测试二输入四与非门74LS00一个与非门的输入和输出之间的逻辑关系。
2．测试二输入四或非门74LS28一个或非门的输入和输出之间的逻辑关系。
3．测试二输入四异或门74LS86一个异或门的输入和输出之间的逻辑关系。
4．掌握全加器的实现方法。
用与非门74LS00和异或门74LS86设计一个全加器。
四、实验提示1．将被测器件插入实验台上的14芯插座中。
2．将器件的引脚7与实验台的“地（GND）”连接，将器件的引脚14与实验台的+5V 连接。
3．用实验台的电平开关输出作为被测器件的输入。
拨动开关，则改变器件的输入电平。
4．将被测器件的输出引脚与实验台上的电平指示灯连接。
指示灯亮表示输出电平为1，指示灯灭表示输出电平为0。
五、实验接线图及实验结果74LS00中包含4个二与非门，74LS28中包含4个二或非门，74LS86中包含4个异或门，下面各画出测试第一个逻辑门逻辑关系的接线图及测试结果。
测试其他逻辑门时的接线图与之类似。
测试时各器件的引脚7接地，引脚14接+5V。
图中的K1、K2是电平开关输出，LED0是电平指示灯。
1．测试74LS00逻辑关系接线图及测试结果（每个芯片的电源和地端要连接）图1.1 测试74LS00逻辑关系接线图表1.1 74LS00真值表输 入输 出 引脚1引脚2 引脚3 L L HL H H HL H HHL2. 测试74LS28逻辑关系接线图及测试结果i.ii.iii. 图1.2 测试74LS28逻辑关系接线图表1.2 74LS28真值表i. 输 入 ii. 输 出 iii. 引脚2 iv. 引脚3v. 引脚1 vi. L vii. L viii. H ix. L x. H xi. L xii. Hxiii. L xiv. L xv. H xvi. Hxvii. L3．测试74LS86逻辑关系接线图及测试结果图1.3 测试74LS86逻辑关系接线图表1.3 74LS68真值表输 入输 出 引脚1引脚2 引脚3 L L L L H H H L H HHL4. 使用74LS00和74LS86设计全加器（输入来源于开关K2、K1和K0，输出送到LED 灯LED1和LED0 上，观察在不同的输入时LED 灯的亮灭情况）。
数字电路加法器实验报告
竭诚为您提供优质文档/双击可除数字电路加法器实验报告篇一：数字电路加法器实验报告中山大学移动信息工程学院本科生实验报告（20XX学年秋季学期）课程名称：数字电路实验任课教师：王军助教：李正一、实验题目Lab9：用3种不同的方法实现4位加法器1.行为级描述的加法器2.行波进位加法器3.超前进位加法器二、实验目的1.更加熟练的运用Ise软件进行实验设计和仿真。
2.加深对verilog语言的理解和运用3.掌握加法器的原理，学会用不同层级实现方法来实现加法器三、实验内容1.实验步骤?编写文本文件并编译?软件仿真?进行硬件配置2.实验原理四、实验结果b9：Ise软件进行4位加法器的设计与实现（行为级描述的加法器）1.1.综合得出的RTL电路图图一：加法器行为级描述RTL图如图一所示，用行为级语言对加法器进行描述即可实现四位加法器。
1.2仿真波形图图二：图一：行为级加法器实现的仿真图如图二所示，当输入a，b二进制的四位数时，输出y 分别是将四位数相加。
cf是最大进位，当a与b相加之后的数大于16，则cf输出为1，其余情况输出为0。
例如，当输入为a=1000，b=0111,时，输出相应的y应为1111，cf为0。
根据加法运算，上述仿真的结果是正确的。
1.3开发板的实际效果图下图的左边前四个开关分别对应a输入从高位到低位的四位二进制数，靠近右边的四个开关别对应输入b从高位到低位的四位二进制数。
输出对应5个LeD灯，从高位到低位分别为靠近左边从左到右的五个灯。
图一：a=1000,b=0101，y=1101，cf=0效果图如上图所示，当输入为a=1000和b=0101，相应的输出为0,1101分别对应相应的第2,3,5盏灯亮图二：a=1000,b=0111，y=1111，cf=0效果图如上图所示，当输入为a=1000和b=0111，相应的输出为0,1111分别对应相应的第2,3,4，5盏灯亮图三：a=1000,b=1000，y=0000，cf=1效果图如上图所示，当输入为a=1000和b=1000，相应的输出为1,0000分别对应相应的第1盏灯亮图四：a=1110,b=1010，y=1000，cf=1效果图如上图所示，当输入为a=1110和b=1010，相应的输出为1,1000分别对应相应的第1，2盏灯亮图五：a=1110,b=1101，y=1011，cf=1效果图如上图所示，当输入为a=1110和b=1101输出为1,1011 分别对应相应的第1，2,4,5盏灯亮2.Ise软件进行4位加法器的设计与实现（行波进位加法器）2.1.综合得出的RTL电路图如上图所示，按照加法器的实验原理，对与相应的进位数c[i]，c[i]=a[i]2.2仿真波形图3.Ise软件进行4位加法器的设计与实现（超前进位加法器）3.1RTL图如图所示，根据超前进位的原理，对于相应的位数I,当a[i]＝b[i]＝1时，由相应进位为＝1，即产生进位。
数电逻辑与数字电路实验报告全加器
数电逻辑与数字电路实验报告一位全加器（或乘法器）的设计班级：通信162同组人：王佳成姓名：李浩坤学号：163977成绩：一、实验目的：1．熟悉数字电路实验教学平台及示波器、万用表的使用方法；2．熟悉门电路逻辑功能测试方法；3．掌握逻辑代数的运算方法、逻辑函数的描述方法（真值表、表达式、卡诺图、逻辑图）、逻辑函数的化简方法（代数法和卡诺图法）。
4．掌握组合逻辑电路的分析设计和验证方法。
5．初步掌握利用MSI器件设计组合逻辑电路的方法。
二实验仪器和元件74LS283译码器、74LS153、74LS04、逻辑分析仪三、实验内容及原理（实验给出自行设计的实验原理图和相应的原理介绍）全加器是组合逻辑电路中常见也是实用的一种，考虑低位进位的加法运算就是全加运算。
可通过逻辑门和74LS283/74LS153来实现一位全加器的设计。
全加器原理：用门电路实现两个二进制数相加并求出和的组合线路，称为一个全加器由真值表易得：根据方程式选用74LS283、74LS153设计电路1、74LS283的Multisim仿真图由逻辑分析仪显示结果2、74LS153Multisim仿真图由逻辑分析仪显示结果四、实验步骤按照仿真图将芯片插到实验箱上，并连接导线，方波信号用逻辑电平输入开关代替，，接入S0、S1、S2作为输入A、B、C，接入D0、D1作为输出，亮代表1，灭代表0。
74LS153中非门用74LS04来实现。
拨动逻辑电平输入开关，记录逻辑电平指示灯的亮灭，以此衡量一位全加器是否设计成功。
实验结果记录见下。
五、实验结果分析观察表格，通过两种芯片都实现了一位全加器。
六、总结体会本次试验预习阶段熟悉了Multisim的使用，学会了通过逻辑分析仪这种便捷、简单的分析输出的方法。
同时连接电路的时候，注意要接对位置，16个管脚的器件接到16个孔的位置，14个管脚的器件接到14个孔的位置，第一次接芯片的时候将14引脚的芯片接到16个孔的上面，最后发现了这个错误及时改正，成功连接电路。
数字电路实验报告-组合逻辑电路的设计：一位全加器
Si
Ci
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
1
0
1
1
0
0
1
0
1
0
1
0
1
1
1
0
0
1
1
1
1
1
1
描述
一位全加器的表达式如下：
Si=Ai⊕Bi⊕Ci-1
实验仪器
1.电子技术综合实验箱
2.芯片74LS86、74LS08、74LS32
实验内容及步骤
各芯片的管脚图如下图所示：
一位全加器逻辑电路图如下所示：
1.按上图连线
电学实验报告模板
电学虚拟仿真实验室
实验名称
组合逻辑电路的设计：一位全加器
实验目的
1.学习组合逻辑电路的设计方法
2.掌握组合逻辑电路的调试方法
实验原理
真值表
一位全加器的真值表如下图，其中Ai为被加数，Bi为加数，相邻低位来的进位数为Ci-1，输出本位和为Si。向相邻高位进位数为Ci
输入
输出
Ci-1
Ai
2.测试其逻辑功能，并记录数据
实验结果及分析
实验数据：
Ci-1
Ai
Bi
Si
Ci
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
1
0
1
10010 Nhomakorabea1
0
1
0
1
数电项目实验报告(3篇)
第1篇一、实验目的1. 理解数字电路的基本概念和组成原理。
2. 掌握常用数字电路的分析方法。
3. 培养动手能力和实验技能。
4. 提高对数字电路应用的认识。
二、实验器材1. 数字电路实验箱2. 数字信号发生器3. 示波器4. 短路线5. 电阻、电容等元器件6. 连接线三、实验原理数字电路是利用数字信号进行信息处理的电路，主要包括逻辑门、触发器、计数器、寄存器等基本单元。
本实验通过搭建简单的数字电路，验证其功能，并学习数字电路的分析方法。
四、实验内容及步骤1. 逻辑门实验（1）搭建与门、或门、非门等基本逻辑门电路。
（2）使用数字信号发生器产生不同逻辑电平的信号，通过示波器观察输出波形。
（3）分析输出波形，验证逻辑门电路的正确性。
2. 触发器实验（1）搭建D触发器、JK触发器、T触发器等基本触发器电路。
（2）使用数字信号发生器产生时钟信号，通过示波器观察触发器的输出波形。
（3）分析输出波形，验证触发器电路的正确性。
3. 计数器实验（1）搭建异步计数器、同步计数器等基本计数器电路。
（2）使用数字信号发生器产生时钟信号，通过示波器观察计数器的输出波形。
（3）分析输出波形，验证计数器电路的正确性。
4. 寄存器实验（1）搭建移位寄存器、同步寄存器等基本寄存器电路。
（2）使用数字信号发生器产生时钟信号和输入信号，通过示波器观察寄存器的输出波形。
（3）分析输出波形，验证寄存器电路的正确性。
五、实验结果与分析1. 逻辑门实验通过实验，验证了与门、或门、非门等基本逻辑门电路的正确性。
实验结果表明，当输入信号满足逻辑关系时，输出信号符合预期。
2. 触发器实验通过实验，验证了D触发器、JK触发器、T触发器等基本触发器电路的正确性。
实验结果表明，触发器电路能够根据输入信号和时钟信号产生稳定的输出波形。
3. 计数器实验通过实验，验证了异步计数器、同步计数器等基本计数器电路的正确性。
实验结果表明，计数器电路能够根据输入时钟信号进行计数，并输出相应的输出波形。
逻辑数字电路实验报告
一、实验目的1. 理解并掌握基本逻辑门电路（与门、或门、非门、异或门）的功能和特性。
2. 学会使用基本逻辑门电路搭建组合逻辑电路。
3. 熟悉逻辑分析仪的使用方法，观察和分析逻辑电路的输出波形。
4. 培养动手实践能力和逻辑思维能力。
二、实验原理逻辑数字电路是数字电路的基础，它由基本逻辑门电路组成，可以完成各种逻辑运算。
本实验主要涉及以下基本逻辑门电路：1. 与门（AND gate）：当所有输入端都为高电平时，输出才为高电平，否则输出为低电平。
2. 或门（OR gate）：当至少一个输入端为高电平时，输出就为高电平，否则输出为低电平。
3. 非门（NOT gate）：将输入信号取反，即输入高电平时输出低电平，输入低电平时输出高电平。
4. 异或门（XOR gate）：当输入信号不同时，输出为高电平，否则输出为低电平。
三、实验器材1. 逻辑分析仪2. 74LS00（四路2-3-3-2输入与或非门）3. 74LS20（四路2-输入与非门）4. 74LS86（四路2-输入异或门）5. 连接线6. 电源四、实验步骤1. 搭建与门电路：- 使用74LS00搭建一个2输入与门电路。
- 通过逻辑分析仪观察输入和输出波形，验证与门电路的功能。
2. 搭建或门电路：- 使用74LS00搭建一个2输入或门电路。
- 通过逻辑分析仪观察输入和输出波形，验证或门电路的功能。
3. 搭建非门电路：- 使用74LS20搭建一个非门电路。
- 通过逻辑分析仪观察输入和输出波形，验证非门电路的功能。
4. 搭建异或门电路：- 使用74LS86搭建一个2输入异或门电路。
- 通过逻辑分析仪观察输入和输出波形，验证异或门电路的功能。
5. 搭建组合逻辑电路：- 使用上述基本逻辑门电路搭建一个组合逻辑电路，例如二进制加法器。
- 通过逻辑分析仪观察输入和输出波形，验证组合逻辑电路的功能。
五、实验结果与分析1. 与门电路：- 输入端都为高电平时，输出为高电平；输入端有一个或多个为低电平时，输出为低电平。
数字逻辑实验报告：加法器
Ci,实验箱右上角的 2 孔视为 Sｉ； ③将７4LＳ０8 的 1 号引脚与Ｋ1 连接起来,将 74LＳ08 的２号引脚与 K２连接起 来， 将７4LS0８的 3 号引脚与７4ＬS３2 的 1 号引脚连接起来；将 74LS08 的 13 号引脚与 K１连接起来，将７４LS0８的 12 号引脚与 K3 连接起来，将 7４Ｌ S0８的 1１号引脚与 74LＳ32 的 2 号引脚连接起来;将７４LＳ08 的 10 号引脚与 K2 连接起来,将 7４LＳ08 的 9 号引脚与Ｋ3 连接起来，将 74LＳ08 的 8 号引脚与 74LS32 的 5 号引脚连接起来；将 7４LS３2 的３号和４号引脚连接起来，将７4L Ｓ32 的 6 号引脚与实验箱的右上脚的 1 孔相连;将 7４ＬS86 的１号引脚与 K1 连接起来，将 7４LS８6 的２号引脚与 K2 连接起来，将 7４LＳ86 的３号引脚与 10 号引脚连接起来,将 74ＬＳ86 的 9 号引脚与 K3 连接起来,将 74LS8６的 8 号引 脚与实验箱右上脚的 2 孔连接起来； ④打开实验箱的电源开关,按全加真值表调节开关 K1、K2、K3； ⑤记录数据； ⑥关闭 K1、K2、K3 的开关，关闭实验箱的电源开关,拔出所有的导线拔出芯片 ７4LS32、74LS08、7４ＬS86,合上实验箱的盖子,把三个芯片放在实验箱盖子上 方
主要仪器设备和材料：数字逻辑电路实验装置、芯片 74LS3２、芯片７４LS0８、
芯片 74LS8６，导线
实验过程和步骤：
①关闭实验箱的电源开关，将三个芯片正确地安装在实验箱装置上； ②分别用三根导线将三个芯片的第 14 号引脚与实验箱左下角的+５Ｖ连接起 来，，再分别用三根导线将三个芯片的第 7 号引脚与实验箱左下角的 GND 连接 起来，将 K1 视为 A,将Ｋ２视为 B，将Ｋ３视为 C，实验箱右上角的 1 孔视为
电工一位全加器实验报告
课程名称：1504010320
实验项目：一位全加器实验
姓名：吴雅惠
专业：计算机科学与技术
班级： 3
学号：1504010320
计算机科学与技术学院
实验教学中心
2016 年 4 月26 日
一、实验内容：①设计一个二进制具有低位进位的一位加法器(全加器)。
②利用Multisim10软件，对一位全加器电路进行逻辑仿真。
二、实验材料：。
计算机、 Multisim10仿真软件。
三、实验步骤：⑴在U盘上建一个文件夹：数字电路与逻辑。
⑵打开Multisim10软件，点击文件→新建→原理图。
⑶点击文件→另存为，选择U盘→数字电路与逻辑文件夹，文件名→全加器。
⑷点击主菜单中的元器件，放入所需元件、仪表并连线，调整参数进行仿真。
实验提示：
(1)点击“放置信号源”按钮，POWER_SOURCES中可选信号源、电源、地线。
(2)点击“放置基础元件”按钮，可放置变压器、电阻、电解电容、电容、开关。
(3)点击“放置二极管”按钮，可放置整流二极管、稳压二极管、整流桥。
(4)点击“放置杂项元件”按钮，可放置整流桥、保险管。
(4)点击“放置数字元件”按钮，可放置与门、或门、异或门、非门等。
(4)点击“放置显示元件”按钮，可放置逻辑测试指示器、指示灯泡。
(5)调整元件；点击元件→点击右键→替换元件；调整元件方向；Ctrl+R
四、实验结果（要求抓图）。
计算机组成原理加减器实验报告
网工二班 陈衍席 1205110125实验四 加减器实验【实验环境】1. Windows 2000 或 Windows XP2. QuartusII9.1 sp2、DE2-115计算机组成原理教学实验系统一台，排线若干。
1.实验原理加减器是以二进制方式进行数字的加法或减法运算的器件，它能进行加法或减法运算，做减法运算时，是通过将减法运算转化为加法运算来实现的。
它可以用全加器做成。
（1）1位加法器的原理图设计两个二进制数字A ，B 和一个进位输入C 0相加，产生一个和输出S ，以及一个进位输出C 1，这种运算电路成为全加器（1位加法器）。
1位加法器有两个输出S 和C1，其中S 为加法器的和，C1为进位位输出。
下表中列出一位全加器进行加法运算的输入输出真值表： 加法器的真值表如下表所示：根据以上真值表，可以得到1位加法器的输入与输出逻辑关系。
0)(C B A S ⊕⊕= ； )()()())(()(01C A C B B A C B A B A C ∙+∙+∙=∙⊕+∙=1位加法器的原理图文件：1位加法器的封装图为：（2）8位加法器的原理图设计8位加法器用于对两个8位二进制数进行加法运算，并产生进位。
8位加法器真值表如下所示：8位加法器真值表表中 A[7..0]表示A 有8位输入端：A7-A0；B[7..0]表示B 有8位输入端：B7-B0；S[7..0]表示S 有8位输入端：S7-S0。
8位加法器的A 、B 都有8个输入端，加上进位CIN ，共有17个输入端。
它有9个输出端，即S7-S0和COUT ，因此8位加法器可由8个1位加法器构成。
建立8位加法器原理图文件：输 入 输 出 A[7..0] B[7..0] CIN S[7..0] COUT A B 进位输入 A+B+CIN 进位输出8位加法器的封装图为：（3）32位加法器的原理图设计32位加法器用于对两个32位二进制数进行加法运算，并产生进位。
数电综合实验报告(3篇)
第1篇一、实验目的1. 巩固和加深对数字电路基本原理和电路分析方法的理解。
2. 掌握数字电路仿真工具的使用，提高设计能力和问题解决能力。
3. 通过综合实验，培养团队合作精神和实践操作能力。
二、实验内容本次实验主要分为以下几个部分：1. 组合逻辑电路设计：设计一个4位二进制加法器，并使用仿真软件进行验证。
2. 时序逻辑电路设计：设计一个4位计数器，并使用仿真软件进行验证。
3. 数字电路综合应用：设计一个数字时钟，包括秒、分、时显示，并使用仿真软件进行验证。
三、实验步骤1. 组合逻辑电路设计：（1）根据题目要求，设计一个4位二进制加法器。
（2）使用Verilog HDL语言编写代码，实现4位二进制加法器。
（3）使用ModelSim软件对加法器进行仿真，验证其功能。
2. 时序逻辑电路设计：（1）根据题目要求，设计一个4位计数器。
（2）使用Verilog HDL语言编写代码，实现4位计数器。
（3）使用ModelSim软件对计数器进行仿真，验证其功能。
3. 数字电路综合应用：（1）根据题目要求，设计一个数字时钟，包括秒、分、时显示。
（2）使用Verilog HDL语言编写代码，实现数字时钟功能。
（3）使用ModelSim软件对数字时钟进行仿真，验证其功能。
四、实验结果与分析1. 组合逻辑电路设计：通过仿真验证，所设计的4位二进制加法器能够正确实现4位二进制加法运算。
2. 时序逻辑电路设计：通过仿真验证，所设计的4位计数器能够正确实现4位计数功能。
3. 数字电路综合应用：通过仿真验证，所设计的数字时钟能够正确实现秒、分、时显示功能。
五、实验心得1. 通过本次实验，加深了对数字电路基本原理和电路分析方法的理解。
2. 掌握了数字电路仿真工具的使用，提高了设计能力和问题解决能力。
3. 培养了团队合作精神和实践操作能力。
六、实验改进建议1. 在设计组合逻辑电路时，可以考虑使用更优的电路结构，以降低功耗。
2. 在设计时序逻辑电路时，可以尝试使用不同的时序电路结构，以实现更复杂的逻辑功能。
数电实验报告
数电实验报告
数电实验报告
一、实验目的
1.掌握电子学基本测量仪器的使用方法；
2.了解数字电路的运算规律和运算器件的功能特性；
3.学会用运算器件搭建简单的逻辑电路。
二、实验器材和仪器
数字万用表、示波器、电压源、数字集成电路和杜邦线等。
三、实验原理
数字电路是由数字信号组成的信号处理电路。
数字电路可以进行逻辑运算和信息处理，具有逻辑运算精度高、速度快、稳定性好、可靠性高等特点。
数字电路是现代电子技术的重要组成部分，在计算机和通信系统中起着重要的作用。
四、实验过程和结果
首先，我们使用数字万用表和示波器等仪器，对数字电路的电流、电压和频率等进行测量。
然后，我们使用电压源和数字集成电路等器件，搭建数字电路，例如加法器、减法器、乘法器和除法器等。
最后，我们通过调节电压源的电压，观察数字电路的输出结果。
我们发现，当电压小于某个临界值时，输出为低电平；当电压大于该临界值时，输出为高电平。
根据这一规律，我们可以设计出更加复杂的数字电路。
五、实验总结
通过本次实验，我们学会了使用基本的电子学测量仪器，了解了数字电路的基本原理和技术特点。
同时，我们还了解了数字电路的运算规律和运算器件的功能特性，掌握了用运算器件搭
建简单逻辑电路的方法。
未来，我们可以用这些知识和技能来设计和实现更加复杂和高效的数字电路，为真正的实际应用做好准备。
数字逻辑实验报告
武汉理工大学2017年月日实验一：一位全加器实验目的：1. 掌握组合逻辑电路的设计方法；2. 熟悉Vivado2014 集成开发环境和Verilog 编程语言；3. 掌握1 位全加器电路的设计与实现。
试验工具：1.Basys3 FPGA 开发板2.Vivado2014 集成开发环境和Verilog 编程语言。
实验原理：Ci+A+B={Co，S} 全加器真表全加器逻辑表达式S=A○+B○+CiCo=A.B+ (A○+B).Ci 全加器电路图实验步骤：(一)新建工程：1、打开 Vivado 2014.2 开发工具，可通过桌面快捷方式或开始菜单中 Xilinx DesignTools->Vivado 2014.2 下的 Vivado 2014.2 打开软件；2、单击上述界面中 Create New Project 图标，弹出新建工程向导。
3、输入工程名称、选择工程存储路径，并勾选Create project subdirectory选项，为工程在指定存储路径下建立独立的文件夹。
设置完成后，点击Next。
注意：工程名称和存储路径中不能出现中文和空格，建议工程名称以字母、数字、下划线来组成4、选择RTL Project一项，并勾选Do not specify sources at this time，为了跳过在新建工程的过程中添加设计源文件。
5、根据使用的FPGA开发平台，选择对应的FPGA目标器件。
（在本手册中，以Xilinx大学计划开发板Digilent Basys3 为例，FPGA 采用Artix-7 XC7A35T-1CPG236-C 的器件，即Family 和Subfamily 均为Artix-7，封装形式（Package）为CPG236，速度等级（Speed grade）为-1，温度等级（Temp Grade）为C）。
点击Next。
6、确认相关信息与设计所用的的FPGA 器件信息是否一致，一致请点击Finish，不一致，请返回上一步修改。
数字电路实验的实验报告(3篇)
第1篇一、实验目的1. 理解和掌握数字电路的基本原理和组成。
2. 熟悉数字电路实验设备和仪器的基本操作。
3. 培养实际动手能力和解决问题的能力。
4. 提高对数字电路设计和调试的实践能力。
二、实验器材1. 数字电路实验箱一台2. 74LS00若干3. 74LS74若干4. 74LS138若干5. 74LS20若干6. 74LS32若干7. 电阻、电容、二极管等元器件若干8. 万用表、示波器等实验仪器三、实验内容1. 基本门电路实验（1）验证与非门、或非门、异或门等基本逻辑门的功能。
（2）设计简单的组合逻辑电路，如全加器、译码器等。
2. 触发器实验（1）验证D触发器、JK触发器、T触发器等基本触发器的功能。
（2）设计简单的时序逻辑电路，如计数器、分频器等。
3. 组合逻辑电路实验（1）设计一个简单的组合逻辑电路，如4位二进制加法器。
（2）分析电路的输入输出关系，验证电路的正确性。
4. 时序逻辑电路实验（1）设计一个简单的时序逻辑电路，如3位二进制计数器。
（2）分析电路的输入输出关系，验证电路的正确性。
5. 数字电路仿真实验（1）利用Multisim等仿真软件，设计并仿真上述实验电路。
（2）对比实际实验结果和仿真结果，分析误差原因。
四、实验步骤1. 实验前准备（1）熟悉实验内容和要求。
（2）了解实验器材的性能和操作方法。
（3）准备好实验报告所需的表格和图纸。
2. 基本门电路实验（1）搭建与非门、或非门、异或门等基本逻辑电路。
（2）使用万用表测试电路的输入输出关系，验证电路的功能。
（3）记录实验数据，分析实验结果。
3. 触发器实验（1）搭建D触发器、JK触发器、T触发器等基本触发电路。
（2）使用示波器观察触发器的输出波形，验证电路的功能。
（3）记录实验数据，分析实验结果。
4. 组合逻辑电路实验（1）设计4位二进制加法器电路。
（2）搭建电路，使用万用表测试电路的输入输出关系，验证电路的正确性。
（3）记录实验数据，分析实验结果。
南京理工大学 教实数电实验报告
实验一一位全加器的设计与实现
1、完整的电路原理图和面包板连接图的照片。
2、简述各电路的工作原理和设计方法。
3、给出电路硬件联调测试结果照片，要求照片清晰，相关数据明晰可辨。
4、给出硬件实测中出现的问题，采用的处理措施及处理结果。
5、分析理论实验结果和实际硬件结果的差别。
6、思考题
用 1 片双 4 选 1 数据选择器 74LS153 和少量门电路设计一位全加器，要求分析电路的工作原理和设计方法，给出 S i与 C i和对应参数的最终表达式，画出电路逻辑图。
实验二抢答器电路的设计与实现
1．给出面包板连接图的照片。
2．简述各电路的工作原理和设计方法。
3．给出电路硬件联调测试结果照片，要求照片清晰，相关数据明晰可辨。
4．给出硬件实测中出现的问题，采用的处理措施及处理结果。
5．分析理论实验结果和实际硬件结果的差别。
数电逻辑门电路实验报告doc
数电逻辑门电路实验报告篇一：组合逻辑电路实验报告课程名称：数字电子技术基础实验指导老师：樊伟敏实验名称：组合逻辑电路实验实验类型：设计类同组学生姓名：__________ 一、实验目的和要求（必填）二、实验内容和原理（必填）三、主要仪器设备（必填）五、实验数据记录和处理七、讨论、心得一．实验目的1.加深理解全加器和奇偶位判断电路等典型组合逻辑电路的工作原理。
2.熟悉74LS00、74LS11、74LS55等基本门电路的功能及其引脚。
3.掌握组合集成电路元件的功能检查方法。
4.掌握组合逻辑电路的功能测试方法及组合逻辑电路的设计方法。
二、主要仪器设备74LS00（与非门） 74LS55（与或非门） 74LS11（与门）导线电源数电综合实验箱三、实验内容和原理及结果四、操作方法和实验步骤六、实验结果与分析（必填）实验报告(一)一位全加器1.1 实验原理：全加器实现一位二进制数的加法，输入有被加数、加数和来自相邻低位的进位；输出有全加和与向高位的进位。
1.2 实验内容：用 74LS00与非门和 74LS55 与或非门设计一个一位全加器电路，并进行功能测试。
1.3 设计过程：首先列出真值表，画卡诺图，然后写出全加器的逻辑函数，函数如下： Si = Ai ?Bi?Ci-1 ；Ci = Ai Bi +(Ai?Bi)C i-1异或门可通过Ai ?Bi?AB?AB,即一个与非门；（74LS00），一个与或非门（74LS55）来实现。
Ci = Ai Bi +(Ai?Bi)C再取非，即一个非门（i-1?Ai Bi +(Ai?Bi)Ci-1，通过一个与或非门Ai Bi +(Ai?Bi)Ci-1，用与非门）实现。
1.4 仿真与实验电路图：仿真与实验电路图如图 1 所示。
图11实验名称：组合逻辑实验姓名：学号：1.5 实验数据记录以及实验结果全加器实验测试结果满足全加器的功能，真值表：(二)奇偶位判断器2.1 实验原理：数码奇偶位判断电路是用来判别一组代码中含 1 的位数是奇数还是偶数的一种组合电路。
(行业报告)一位全加器的实验报告(报告模板范文)
一位全加器的实验报告实验项目名称：在QuartusII中用原理图输入法设计1位加法器实验日期：20XX-X-X实验成绩：实验评定标准：一、实验目的熟悉利用QuartusII的原理图输入方法设计简单组合电路，掌握层次化设计的方法。
二、实验器材电脑一台，试验箱一个三、实验内容（实验过程）1.按照附录四介绍的方法与流程，完成半加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此半加器电路设置成一个硬件符号入库。
1）半加器的设计原理图入下图所示：2）半加器的仿真图如下：2.重复步骤1的操作，利用步骤1得到的半加器硬件元件，完成全加器的电路图设计，编译，仿真：1）全加器的设计原理图如下：2）全加器的仿真结果如下：3.对照试验箱上所用芯片，在电脑上选择好目标芯片，绑定引脚。
4.最后把试验箱接好电源盒计算机接口，把程序下载到目标芯片上，接着就可以在试验箱上通过按键和发光二极管来验证实验的正确性。
四、实验程序1.或门逻辑描述：library ieee;use ieee.std_logic_1164.all;entity or2 isport(a,b :in std_logic ;o:out std_logic );end entity or2architecture fhl of or2 isbegino<=a or b;end architecture fh1;1.半加器的描述：library ieee;use ieee.std_logic_1164.all;entity h_adder isport(a,b :in std_logic ;h,c:out std_logic );end entity h-dderarchitecture fhl of h_adder isbeginh<=(a or b)AND(a nand b);c<=not(a nand b);end architecture fh1;2.一位全加器的设计描述：library ieee;use ieee.std_logic_1164.all;entity f_adder isport(A,B,C :in std_logic ;H,Ci:out std_logic );end entity f-dderarchitecture fdl of f_adder iscomponent h_adderport(a,b:in std_logic;c,h:out std_logic);end componentcomponent or2port(a,b:in std_logic;o,out std_logic);end componentsignal d e f: std_logic;port mapbeginu1:h-adder port map(a=>A b=>B c=>d h=>e)u2:h_adder port map(a=>e b=>C c=>f h=>Ci)u3:or port map(a=>d b=>f o=>H)end architecture fd1;五、实验仿真、结果及分析1.仿真结果如图：2.结果及分析：该一位加法器是由两个半加器组成，在半加器的基础上，采用元件的调用和例化语句，将元件连接起来，而实现全加器的VHDL编程和整体功能。
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<熟悉QuartusII和Verilog HDL数字逻辑电路设计基础环境>
实验报告
学生姓名：李旭文超周
班级学号：11自动化1138033 1138019
指导老师：潘秀琴
<实验报告内容>
一、实验名称：学习QurtusII基本功能和使用方法，完成一位减法器、一位
加法器的原理图输入和文本输入、编译校验及功能仿真。
二、实验学时：4学时
三、实验目的：熟悉Quartus II基本功能和使用方法，掌握原理图输入、文本输入的步骤。
四、实验内容：完成一位加法器、一位减法器的设计输入并进行仿真输出。
五、实验原理：数字逻辑电路中各种门电路的功能和使用方法
六、实验步骤：
1.了解quartusII的基本功能使用；
2.设计输入：首先设计出逻辑电路，然后将所设计的数字逻辑电路以某种方式输入到计算机中，QuartusII有原理图输入和文本（代码）输入两种输入模式。
3．设计编译校验：编译连接好的输入图形。
七、实验结果：
1.加法器：A.半加器
原理图：
文本：
波形图：
B．一位全加器全加器：
原理图：
文本输入：
波形图：
2.减法器：原理图：
文本输入：
波形图：
八、心得体会：这是使用这个软件的第二次实验对于软件的使用已经比较熟练能够很快连接好电路进行试验
九、附录：<程序代码>
1.加法器：
A.半加器
module adder(a,b,s,co);
input a,b;
output s,co;
and X1(a,b);
xor Y1(a,b);
endmodule
B.一位全加器
module onebit_fulladd(a,b,ci,sum,cout);
input a,b,ci;
output sum,cout;
wire sum_temp,c_1,c_2,c_3;
xor
xor1(sum_temp,a,b);
xor2(sum,sum_temp,ci); and
and1(c_1,a,b);
and2(c_2,a,ci);
and3(c_3,b,ci);
or
or1(cout,c_1,c_2,c_3); endmodule
2.减法器
module minus(a,b,s,co); input a,b;
output s,co;
wire a_;
not (a,a_);
xor (s,a,b);
and (co,a_,b); endmodule。