集成电路常用器件版图
合集下载
模拟集成电路版图基础
扩散电阻与Poly电阻对比
• 使用工艺中已有的层来做电阻，做一些较小的修 改就可以得到所需要的方块电阻。扩散电阻和 Poly 电阻的一样，也要考虑delta 效应的影响。 扩散电阻是做在衬底上的，因此在边缘变化比较 大，工艺上不那么好控制。而且在做的时候必须 注意第三个端点的连接。 • Poly 电阻是由淀积在衬底表面上的多晶硅构成， 其寄生电容最小且厚度精确，且长宽等都可以得 到很好的控制。因此在可能的条件下，尽量选择 poly 电阻。
Lab 3-3 模拟版图寄生效应 • 知识单元： • 1、电容和电阻的公式； • 2、寄生电阻； • 3、寄生电容。
• 集成电路是由很多层组成的，比如poly 层，nwell 层，metal1 层，metal2 层等等。当布线的时候， metal2 层可能会从metal1 层上通过，这时metal1 和metal2 就会形成一个寄生电容。 • 同样的，MOS 是在衬底上制作出来的，也会形成 寄生电容。我们甚至可以说，寄生电容无所不在。 同样的，由于材料都具有电阻率，因此寄生电阻 和寄生电容一样，是必须面对的问题。当电路要 求高频、低功耗、低噪声的时候，如何减少寄生 电容和寄生电阻将会是设计师面临的挑战。
• 两个薄片互相覆盖的面积来决定。
Ｎ阱电容
• 在场效应管的栅极和衬底之间，存在寄生电容。 称之为恶性寄生。但是，如果正好需要电容，这 个寄生是需要的。
金属电容
• 扩散电容缺点：
– 传递噪声：扩散电容在PN 结上会有一个寄生电容。任 何输入到扩散电容底部平行板上的信号将会自动耦合 到衬底上。在电路设计中有些情况，需要一个电容器 阻断直流信号，但是允许交流信号传输到下个电路块。
Poly 电阻：基本poly 电阻版图
• poly 电阻表现形式： – 它的电阻可以从材料的宽度和2 个引线孔之间的距离来计算得到，这一部 分电阻称为体电阻，右图。 • 电阻制作原则： – 实际上，电阻大小不确定性非常高，因此最终做出来的电阻大小不可能 是完全和CAD软件中所设计的大小一样，这里引入一个delta 的概念，称 为偏差补偿。在实际使用中，应该把电阻的宽度尽量做大，长度做长， 这样delta 的影响就会很小。 – 一般来说，长度取不小于10um，宽度取不小于5um。这些措施可以获得 更好的精度和匹配。如果要获得更高的精度，可以把电阻作得更宽更长， 因为delta 值是不变的，相应的它们的影响就变小了。
第八章 数字集成电路基本单元及版图(续)
漏极开路输出单元
如果希望系统支持多个集成电路的正常逻辑 输出同时到总线以实现某种操作，就必须对集成 电路的输出单元进行特殊的设计以支持“线逻 辑”。同时，总线也将做适当的改变。 漏极开路输出单元结构就是其中的一种。下 图给出了两种漏极开路结构的输出单元，其中 （a）图的内部控制信号是通过反相器反相控制 NMOS管工作的方式，（b）图是同相控制的方 式。
动态存储器DRAM (Dynamic RAM)
主要指标：存储容量、存取速度。
存储容量: 用字数×位数表示，也可只用位数表 示。如，某动态存储器的容量为109位/片。 存取速度：用完成一次存取所需的时间表示。 高速存储器的存取时间仅有10ns左右。
存储单元的等效电路（1）
字线 字线
VP 位线 (a) DRAM 位线 (b) SRAM 位线
漏极开路输出单元
（a）反相器反相控制方式
（b）同相控制的方式
漏极开路结构实现的线逻辑
Vcc bi
A1
A2
目的：减少电 AN
表达式为
路结构和成本
bi A1 A 2 A N A1 A 2 A Nห้องสมุดไป่ตู้
输入、输出双向三态单元（I/O PAD）
在许多应用场合，需要某些数据端同时具有输入、输 出的功能，或者还要求单元具有高阻状态。在总线结构的 电子系统中使用的集成电路常常要求这种I/O PAD。下 图是一个输入、输出双向三态的I/O PAD单元电路。
存储单元的等效电路（2）
字线 Cut 位线 (c) 熔丝型ROM 位线 (d) EROM(EEPROM) 位线 (e) FRAM 字线 浮栅 字线
DRAM
随着高密度存储器的不断发展，存 储单元尺寸逐渐减小，这种趋势使得结 构简单的动态RAM成为首选。 DRAM单元发展过程中出现几个阶 段，这些阶段的发展使得DRAM的单元 面积越来越小。
05集成电路版图基础-电阻
3、电阻版图
（1）基本电阻版图
注意：根据工艺要求不同，电阻的长度为 两引线孔之间的材料长度或电阻器件体区长度
（2）折弯型电阻版图
注意，拐角处方块数只计算1/2
外角没有电子流过，电阻误差较大
4、电阻误差
引起电阻误差的主要因素有：
接触电阻与接触区误差
扩展电阻
体区误差
头区误差
（1）接触电阻
多晶硅和扩散区组成的电容器
(3)金属和多晶硅组成电容器 多晶硅作电容器下电极板、金属作上电极板构成的MOS电容器。
7.2.3 集成电路中的二极管
在PN结的P区和N区分别加上电极就构成了二极管。 P型衬底上N区和P区构成二极管，图(a)。 做在N阱内的二极管，n+环围绕p+接触，图(b)。 做在P型衬底上的二极管,中央为N型区,四周被P+环包围，图(c)。
有源区可以做电阻和沟道电阻(在两层掺杂 区之间的中间掺杂层，例如npn中的p型区)。
上述两种电阻要考虑衬底的电位，将P 型衬底接最低电位，N型衬底接最高电位， 使电阻区和衬底形成的PN结反偏。例如， P+电阻做在N阱内，除电阻两端有接触 孔外，阱内要增加接最高电位的接触孔。
MOS管做有源电阻 对MOS管适当的连接，使其工作在一 定的状态，利用它的直流导通电阻和交 流电阻作电阻。优点是占用面积非常小。 在模拟集成电路中，把MOS管的栅极 和漏极相连形成非线性电阻。
芯片版图端口分布框架
7.5.2 电源和地线在内部的分布
1.电流密度和金属线宽度 金属线能安全承受的电流称为承受电流常数(Ib)。用Ib可确定承受电流(I)的金属 线宽度(W)：I=W×Ib 内部单元用较小金属线宽度，较大单元的金属线要相应加宽，电源和地线的压 焊块用最大宽度的金属导线。 2.电源和地线采用叉指结构 内部电路中的电源和地线布局采用叉指型结构。
制造工艺-CMOS集成电路原理图及版图
硅芯片上的电子世界—晶体管
• 三级管：pnp，npn • 硅芯片上的三极管：
2012年春季
P+ …N…+. P+
N阱
P型衬底
28中北大学
三极管的设计
CMOS工艺下可以做双极晶体管。 以N阱工艺为例说明PNP, NPN如何形成。
PNP
注：
薄氧
由于P衬底接最低电位vss/gnd
因此，VPNP集电极也必须接
C
N+
N–-epi
钝化层
SiO2
P+
P-Sub
2012年春季
N+埋层
P P(G- ND)
N+
Sub
EB C
N+ P
N+
P+
N–-epi
60
60中北大学
版图设计
• 电子设计 + 绘图艺术 • 仔细设计，确保质量
2012年春季
61中北大学
MOS管的版图设计
沟道宽
沟道长
当多晶硅穿过有源区时，就形成了一个管子。在图中当 多晶硅穿过N型有源区时，形成NMOS，当多晶硅穿过P型有 源区时，形成PMOS。
MIM 上电级
第n-1层金属
电容区的下方不要走线；
2012年春季
20中北大学
多层金属制作的平板电容和侧壁电容
多层平板电容（MIM） •增加单位面积电容； •精度高，匹配性好；
2012年春季
侧壁电容： •单位面积电容值可比左边的大； •精度较高，匹配性较好；
21中北大学
MOS电容
CGS
累积区
强反型
vss/gnd 。
C
B
集成电路版图设计9——
共用电源节点以节省面积； 确定源极连接和漏极连接所需接触孔的最小数目；
（栅长乘以栅宽，称为栅区），因为不能改变栅长 和栅宽，所以无法改变寄生电容。
但可以在不改变栅区大小的情况下减少寄生电阻—
—把晶体管分裂成小的晶体管，并将其并联，每个 晶体管的相同端必须被连接在一起，这样有效栅宽 没有改变，但寄生电阻减小了。
L
W
Ⅰ
Ⅱ
Ⅲ
Ⅳ S G
D
源漏区共用
Ⅰ A B A Ⅱ B A Ⅲ B A Ⅳ B
KP KN
KN
n W
tox
W K L L
工艺设计规则
用特定工艺制造电路的物理掩膜版图都必须遵循一
系列几何图形排列的故则，这些规则称为版图设计 规则。
通过适度的图形排列可以得到较高的成品率，通过
将芯片上不同的器件进行高密度放置能得到更高的 面积利用率，但这两者常常是相互矛盾的。
接触和通孔：用于确定绝缘层上的切口（cut）。绝缘层用 于分隔导体层，并且允许上下层通过切口或“接触”孔进行 连接，像金属通孔或接触孔就是这类例子。在钝化层上为绑 定pad开孔则是接触层的另一种情况。
分层和连接（2）
注入层：这些层并不明确地规定一个新的分
层或者接触，而是去定制或改变已经存在的 导体层的性质。 绘图层：制版工艺所要求的最小数目的层 掩模层：生成光学掩膜 隔离层：隐含于掩模层之中 绘制的图形的方式——“多边形”（polygon） 和“线形”（path）
接口到该设计的各部分之间的电源电阻（电源线
的宽度、电源线网格）； 与其他设计的接口（单元排列、与其他单元进行 无缝接合的单元设计）； 阱接触孔和衬底接触孔通常都是连接到电源上的。
数字集成电路基本单元与版图
5. E区：Vi Vdd +Vtp PMOS截止， NMOS导通。
Vdsn = 0 |Vdsp| = Vdd Idsp = 0
等效电路如图所示。
转移特性（续）
综合上述讨论，CMOS反相器的转移特性和稳态支路电流如图
所示。
Vo
Id s n
AB Vd d
Vo
D
Eபைடு நூலகம்
C
0
Vtn
Vdd Vdd+Vtp Vdd
-
Vtn )2
n
n t ox
Wn Ln
称之为NMOS平方率跨导因子。
PMOS等效于非线性电阻：
Isdp
=
p[(Vi
-
Vdd
-
Vtn
)
( Vo
-
Vdd
)
-
1 2
(Vo
-
Vdd
)]
p
p Wp tox Lp
称之为PMOS平方率跨导因子。
在Idsn的驱动下，Vdsn自Vdd下降, |Vdsp|自0V开始上升。等效电路如图所 示。
Is-s= 0
Vi = Vdd (I = 1) Vo = 0
(O=0)
Pdc= 0
从一种状态转换到另一种状态时，有：
(I = 0) (I = 1) (I =1) (I = 0)
Is-s 0 Ptr 0
转移特性（续）
对于模拟信号，CMOS反相器必须工作在B区和D 区之间，反相器支路始终有电流流通， 所以
Is-s> 0， Pdc> 0 。
[3]. CMOS反相器的瞬态特性
研究瞬态特性与研究静态 特性不同的地方在于必须考虑 负载电容（下一级门的输入电 容）的影响。
Vdsn = 0 |Vdsp| = Vdd Idsp = 0
等效电路如图所示。
转移特性（续）
综合上述讨论，CMOS反相器的转移特性和稳态支路电流如图
所示。
Vo
Id s n
AB Vd d
Vo
D
Eபைடு நூலகம்
C
0
Vtn
Vdd Vdd+Vtp Vdd
-
Vtn )2
n
n t ox
Wn Ln
称之为NMOS平方率跨导因子。
PMOS等效于非线性电阻：
Isdp
=
p[(Vi
-
Vdd
-
Vtn
)
( Vo
-
Vdd
)
-
1 2
(Vo
-
Vdd
)]
p
p Wp tox Lp
称之为PMOS平方率跨导因子。
在Idsn的驱动下，Vdsn自Vdd下降, |Vdsp|自0V开始上升。等效电路如图所 示。
Is-s= 0
Vi = Vdd (I = 1) Vo = 0
(O=0)
Pdc= 0
从一种状态转换到另一种状态时，有：
(I = 0) (I = 1) (I =1) (I = 0)
Is-s 0 Ptr 0
转移特性（续）
对于模拟信号，CMOS反相器必须工作在B区和D 区之间，反相器支路始终有电流流通， 所以
Is-s> 0， Pdc> 0 。
[3]. CMOS反相器的瞬态特性
研究瞬态特性与研究静态 特性不同的地方在于必须考虑 负载电容（下一级门的输入电 容）的影响。
第14章集成电路版图设计PPT课件
• 完成一个反相器的版图设计
2020/9/21
25
2020/9/21
26
2020/9/21
27
2020/9/21
28
2020/9/21
29
2020/9/21
30
2020/9/21
31
2020/9/21
32
版图设计中的相关主题
1. Antenna Effect 2. Dummy 的设计 3. Guard Ring 保护环的设计 4. Match的设计
2020/9/21
层次表示 含义
Nwell
N阱层
Active
N+或P+有源 区层
Poly 多晶硅层
Contact 接触孔层
Metal Pad
金属层
焊盘钝化 层
标示图
15
2020/9/21
16
2020/9/21
17
2020/9/21
Hale Waihona Puke N阱设计规则编 描 述尺
目的与作用
号
寸
1.1 N阱最小宽 (1μ0m.) 保证光刻精度和器
• 设计规则是各集成电路制造厂家根据本身的工艺特点和技术水平而制定的。 因此不同的工艺，就有不同的设计规则。
• 掩膜上的图形决定着芯片上器件或连接物理层的尺寸。因此版图上的几何图
形尺寸与芯片上物理层的尺寸直接相关。
2020/9/21
13
版图几何设计规则
• 版图设计规则：是指为了保证电路的功能和一定的成品率而提出的一 组最小尺寸，如最小线宽、最小可开孔、线条之间的最小间距。
• 1.设计规则检查(DRC) • 2.版图寄生参数提取(LPE) • 3.寄生电阻提取(PRE) • 4.电气规则检查(ERC) • 5.版图与线路图比较程序(LVS)
集成电路CAD版图设计PPT课件
度是妥协和折中的结果。因此在完成布图规划和布 局之后，还需要预估块内和块间电容，这样可以更 精确的估计每个逻辑单元的驱动电容，进而达到逻 辑综合优化。 • 实际上，何为布局最佳只是个相对的概念。通常的 布局需要进行人机交互处理，把人的经验代入进行 布局。 • 一般先进行初始布局，然后进行布局的迭代改善。
• 在两维空间中,两点,之间的距离通常用两点间距离的 欧几里德距离公式表示 ,而在集成电路的连线通常是 横线和竖线而不采用斜线，因此求距离不能用欧几 里德距离公式，而用曼哈顿距离表示。
• 反映了一个线网的所有节点的结构图被称为树，树 也是线网中各节点间距离的体现形式之一。
d(x1x2)2(y1y2)2
d｝，A=｛a，b｝； （4）选b，∵Con(Ai，a)=0； （5）检查，若满足条件，有Ai=｛c，d ， b ｝，A=｛a｝； （6）选a并检查，测定满足条件，则Ai=｛c，d ， b， a｝，A=ɸ； （7）输出划分结果Ai=｛c，d ， b， a｝。
15
16
• I/O和电源规划 • 时钟规划
5
布图的分级
• Top down的布图设计一般都是分级设计， 布图规划是是一个软件的划分过程，主 要针对软模块（网表）；而布局是针对 全部硬模块，并且是Bottom up的布图设 计，它可以是分级设计，也可以不是分 级设计。
6
• 在分级设计中，芯片由各级模块组成。芯片为 最高一级模块，高一级模块由若干个低一级模 块组成。最低一级的是基本单元。
Am，满足条件：
A im i1 A iA j A s即 iA 1 j A i2 , j 1 ,2,A 3m ,m A S
10
• 一个划分出的子电路 A i ，有对应的面 积 S(Ai ) 及端子数 E(Ai ) 。每一个划分有一 定的约束条件，即每个子电路的最大面 积 S max 和最大端子数 E max ，所有划分要 符合：
• 在两维空间中,两点,之间的距离通常用两点间距离的 欧几里德距离公式表示 ,而在集成电路的连线通常是 横线和竖线而不采用斜线，因此求距离不能用欧几 里德距离公式，而用曼哈顿距离表示。
• 反映了一个线网的所有节点的结构图被称为树，树 也是线网中各节点间距离的体现形式之一。
d(x1x2)2(y1y2)2
d｝，A=｛a，b｝； （4）选b，∵Con(Ai，a)=0； （5）检查，若满足条件，有Ai=｛c，d ， b ｝，A=｛a｝； （6）选a并检查，测定满足条件，则Ai=｛c，d ， b， a｝，A=ɸ； （7）输出划分结果Ai=｛c，d ， b， a｝。
15
16
• I/O和电源规划 • 时钟规划
5
布图的分级
• Top down的布图设计一般都是分级设计， 布图规划是是一个软件的划分过程，主 要针对软模块（网表）；而布局是针对 全部硬模块，并且是Bottom up的布图设 计，它可以是分级设计，也可以不是分 级设计。
6
• 在分级设计中，芯片由各级模块组成。芯片为 最高一级模块，高一级模块由若干个低一级模 块组成。最低一级的是基本单元。
Am，满足条件：
A im i1 A iA j A s即 iA 1 j A i2 , j 1 ,2,A 3m ,m A S
10
• 一个划分出的子电路 A i ，有对应的面 积 S(Ai ) 及端子数 E(Ai ) 。每一个划分有一 定的约束条件，即每个子电路的最大面 积 S max 和最大端子数 E max ，所有划分要 符合：
集成电路版图基础-电容
电容具有隔直通交的 特性，即直流电不能 通过电容，交流电可 以。
02
电容在集成电路中的作用
信号传递与处理
信号传递
电容在集成电路中充当信号传递 的媒介，通过电容的充放电过程 ，实现信号的传递和放大。
信号处理
电容还可以用于信号处理，如滤 波、混频、调制解调等，以实现 信号的变换和提取。
电源滤波
电源滤波电容用于平滑电源波动，提 高电源的稳定性。
频率响应表示电容在不同频率下的 表现。
VS
在高频电路中，电容的频率响应特性 对于电路性能至关重要。不同频率下， 电容的阻抗和相位角会有所不同，这 会影响电路的滤波、放大和振荡等性 能。
06
电容的版图设计实例
数字电路中的电容设计
总结词
数字电路中的电容设计主要关注的是减小电容值和减小寄生效应。
详细描述
由于材料的热膨胀和热传导等物理性质，电容器的电容值会随着温度的变化而变化。温度系数越小，表示电容值受温度影响 越小，稳定性越好。
电压系数
电压系数表示电容值随电压变化的程度。
当电容器施加电压时，两极板间的距离会发生变化，从而导致电容值的变化。电压系数越小，表示电 容值受电压影响越小，稳定性越好。
频率响应
优化热设计
在布局电容时，应考虑散热问题， 合理安排电容的位置和方向，以 便更好地散热。
04
电容的制造工艺
薄膜淀积工艺
物理淀积
利用物理过程，如溅射、蒸镀等，将材料淀积在 衬底上形成薄膜。
化学气相淀积
通过化学反应，在衬底上生成固态薄膜。
液相淀积
利用溶液或熔融状态的材料，通过涂覆、旋涂等 方式在衬底上形成薄膜。
在数字电路中，电容主要用于存储电荷和提供滤波功能。为了减小电容值，通 常采用较薄的介质层和增加电极间距的方法。此外，为了减小寄生效应，应尽 量减小电极与连线之间的耦合电容。
第八章 数字集成电路基本单元及版图
§7.数字电路标准单元库设计简介
基本设计思想 用人工设计好的各种成熟的、优化的、 版图等高的单元电路，存储在一个单元数据 库中。根据用户的要求，把电路分成各个单 元的连接组合。通过调用单元库的这些单元， 以适当方式把它们排成几行，使芯片成长方 形，行间留出足够的空隙作为单元行间的连 线通道。利用EDA工具，根据已有的布局、 布线算法，可以自动布出用户所要求的IC。
TTL基本电路及版图实现
IC的版图设计已把电路与工艺融为一体，所以一般 较复杂的电路都是先设计实验电路（或单元电路）， 根据实验电路的测试结果获得有关电路功能和电路 参数的第一手资料。 掌握了这些资料，就可以根据元件的不同要求，在 设计中采取相应措施，保证电路达到设计目标。必 要时还要调整个别工艺或工艺参数。 当然设计出的版图要经过实践不断加以改进，一个 成熟的产品一般都要经过几次改版才行。
υ1
T3 Re2
负 载
v0 －
－
GND
TTL基本电路
（1）电路组成 该电路由三部分组成： 1）由双极型晶体管T1和电阻Rb1组成电路输入级。 2）由T2、Re2和Rc2组成中间驱动电路，将单端信号 υB2转换为双端信号υB3和υB4。 3）由T3、T4、Rc4和二级管D组成输出级。 （2）工作原理 输入为高电平时，输出为低电平。 输入为低电平时，输出为高电平。
CMOS反相器
瞬态特性
我们希望反相器的上升时间和下降时间近似相等，则 需要使PMOS管的沟道宽度必须加宽到NMOS管沟道 宽度的 n / p倍左右。 V (t)
i
+VDD 0 t Vo(t) +VDD 0.9VDD 0.1VDD 0
td tf tr
集成电路版图基础-电容
极板边缘处的电场分布不均匀，造成电容 的边缘效应，这相当于在电容里并联了一 个附加电容。
编辑ppt
13
由于集成电路中电容器上下极板交错 分布，面积不等，极板边缘效应更加 明显
为了减小边缘电容的影响，版图设计 中尽量不拆分电容
编辑ppt
14
关于实验
一次版图分析实验，三次版图设计实验 版图分析实验报告应有实验结果为分析所
编辑ppt
11
（3）叠层电容器
利用metal1或第二层多晶硅覆盖在 第一层多晶硅之上形成第三层极板， 增大电容值。
金属-多晶硅-扩散区电容
编辑ppt
12
3、电容值误差——边缘电容
理想平板电容器的电场线是直线，但实际 情况下，在靠近边缘地方的会发生弯曲， 越靠近边缘，弯曲越严重。称为极板边缘 效应。
编辑ppt
6
编辑ppt
7
2、MOS集成电路中常用的电容：
（1）扩散电容
单层多晶工艺使用的方法。淀积多晶硅前先掺 杂下电极板区域，再生长栅氧化层和淀积作上 电极的多晶硅
多晶硅-扩散区电容器；N阱电容
编辑ppt
8
N阱电容的优缺点
单位电容值大 电容值随上极板（多晶硅栅）上的
电压改变而改变
N阱与P型衬底之间形成平行极板， 产生寄生电容
集成电路版图基础 ——电容版图设计
光电工程学院 王智鹏
编辑ppt
1
一、电容概述
电容器，能够存储电荷的器件。 单位：法拉（F）
两块导电材料中间存在绝缘介质就会形成电容
编辑ppt
2
电容充电
编辑ppt
3
二、MOS集成电路中的电容器
MOS集成电路中的电容器几乎都是平板电 容器。平板电容器的电容表示式：
编辑ppt
13
由于集成电路中电容器上下极板交错 分布，面积不等，极板边缘效应更加 明显
为了减小边缘电容的影响，版图设计 中尽量不拆分电容
编辑ppt
14
关于实验
一次版图分析实验，三次版图设计实验 版图分析实验报告应有实验结果为分析所
编辑ppt
11
（3）叠层电容器
利用metal1或第二层多晶硅覆盖在 第一层多晶硅之上形成第三层极板， 增大电容值。
金属-多晶硅-扩散区电容
编辑ppt
12
3、电容值误差——边缘电容
理想平板电容器的电场线是直线，但实际 情况下，在靠近边缘地方的会发生弯曲， 越靠近边缘，弯曲越严重。称为极板边缘 效应。
编辑ppt
6
编辑ppt
7
2、MOS集成电路中常用的电容：
（1）扩散电容
单层多晶工艺使用的方法。淀积多晶硅前先掺 杂下电极板区域，再生长栅氧化层和淀积作上 电极的多晶硅
多晶硅-扩散区电容器；N阱电容
编辑ppt
8
N阱电容的优缺点
单位电容值大 电容值随上极板（多晶硅栅）上的
电压改变而改变
N阱与P型衬底之间形成平行极板， 产生寄生电容
集成电路版图基础 ——电容版图设计
光电工程学院 王智鹏
编辑ppt
1
一、电容概述
电容器，能够存储电荷的器件。 单位：法拉（F）
两块导电材料中间存在绝缘介质就会形成电容
编辑ppt
2
电容充电
编辑ppt
3
二、MOS集成电路中的电容器
MOS集成电路中的电容器几乎都是平板电 容器。平板电容器的电容表示式：
详细的集成电路版图基础介绍-CMOS版图
(4)最小延伸 例如，多晶栅极
须延伸到有源区 外一定长度。
在符合设计规则的前 提下， 争取最小的版图面积
5、阱与衬底连接
通常将PMOS管的衬底接高电位（正压）； NMOS管的衬底接低电位（负压），以保 证电路正常工作
衬底材料导电性较差，为了保证接触的效 果，需要在接触区域制作一个同有源区类 似的掺杂区域降低接触电阻，形成接触区。
大面积的栅极与衬底之间有氧化 层隔绝，形成平板电容
栅电压降低
细长的C W LC0
MOS管栅极串联电阻值
R W / L R
S G
D
设计方法 （1）分段──
大尺寸MOS管分段成若干小尺寸MOS管。
(a) MOS管的W/L=200/1
CMOS集成电路版图基础
定义版图
什么是版图？ 集成电路制造工艺中，通过光刻和刻蚀将
掩膜版上的图形转移到硅片上。这种制造 集成电路时使用的掩膜版上的几何图形定 义为集成电路的版图。 版图要求与对应电路严格匹配，具有完全 相同的器件、端口、连线
一、单个MOS管的版图实现
栅极负责施加控制电压 源极、漏极负 责电流的流进 流出
MOS器件版图图层 ——NMOS
N型注入掩模——NSELECT 有源扩散区——ACTIVE 多晶硅栅——POLY 引线孔——CC 金属一——METAL1 通孔一——VIA 金属二——METAL2
结构图 立体结构和俯视图
多晶硅栅（POLY）
金属一（METAL1）
引线孔（CC）
N型注入掩模 （NSELECT）
a）由源、栅和漏组成的器件；
b）衬底连接。
源区、沟道区和漏区合称为MOS管的 有源区(Active），有源区之外的区域 定义为场区（Fox)。有源区和场区之 和就是整个芯片表面即基片衬底 （SUB）。
集成电路版图基本知识
Analog circuit layout
一、MOS器件的对称 性
1.把匹配器件相互靠近 放置
2.保持器件相同方向
3.增加虚拟器件提高对称性
4.共中心
5.器件采用指状交叉布线方式
NMOS W=5u L=2u:
NMOS W=5u L=12u
NMOS W=5u L=29u:
MOS晶体管
– 在物理版图中, 只要一条多晶硅跨过一个有 源区就形成了一个MOS晶体管, 将其S, G, D, B四端用连线引出即可与电路中其它元件连接.
MOS晶体管的电特性 – MOS晶体管是用栅电压控制源漏电流的器件, 重要的公式是萨方程(I-V方程):
IDS=k′•W/L•[(VG-VT-VS)2-(VG-VT-VD)2]
NWELL电阻 * 因为阱是低掺杂的, 方块电阻较大, 因此大阻值的电阻亦可以用阱来做
MOS管电阻 * 工作在线性区的MOS管可用作电阻 * 它是一个可变电阻, 其变化取决于各极电压的变化：
集成电容
电容 * 两端元件，电荷的容器——Q=CV * 最基本的无源元件之一，是电源滤波电路，
做源漏及阱或衬底连接区的注入属线2做金属连线封闭图形处保留铝版图流程nwell1版图流程activearea2版图流程polysilicon3版图流程activeareaimplant4版图流程contact5版图流程metal反相器版图与电原理图cmos工艺中的元件寄生二极管和三级管mos晶体管版图和结构nmos晶体管剖面图版图和结构pmos晶体管剖面图典型的mos管图形目前流行的ic结构及其版图特征目前流行最广泛的是si栅cmos电路主要是通信方面的电路
pmos
Vdd
W = 13u pmos L = 2u
CMOS器件介绍
集成电路常用器件介绍一、CMOS工艺下器件：CMOS工艺可分为P阱CMOS、N阱CMOS和双阱CMOS。
以NWELL工艺为例说明CMOS中常用有源及无源器件的器件结构、工作原理、特性参数等。
建议在此之前先了解CMOS的基本工艺。
1.1有源器件1. MOS管采用N阱工艺制作的PMOS与NMOS结构示意图如图（1.1-1），在衬底为轻掺杂P-的材料上，扩散两个重掺杂的N+区就构成了N沟器件，两个N+区即源漏，中间为沟道。
中间区域的表面上有以薄层介质材料二氧化硅将栅极（多晶硅）与硅隔离开。
同样，P沟器件是在衬底为轻掺杂的N-的材料（即N阱或NWELL）上，扩散两个重掺杂的P+区形成的。
图（1.1-1）图中的B端是指衬底，采用N阱工艺时，N阱接最高电位VDD，Psub接VSS。
通常将PMOS、NMOS的源极与衬底接在一起使用。
这样，栅极和衬底各相当于一个极板，中间是二氧化硅绝缘层，形成电容。
当栅源电压变化时，将改变衬底靠近绝缘层处感应电荷的多少，从而控制漏极电流的大小。
以N沟器件为例说明MOS管的工作原理：（1）N沟增强型MOS管：当栅源之间不加电压时，漏源之间是两只背靠背的PN结，不存在导电沟道，因此即使漏源之间加电压，也不会有漏极电流。
当u DS=0,且u GS>0时，由于二氧化硅的存在，栅极电流为零。
但是栅极金属层将聚集正电荷，它们排斥P型衬底靠近二氧化硅一侧的空穴，使之留下不能移动的负离子区，形成耗尽层。
当u GS增大，一方面耗尽层加宽，另一方面将衬底的自由电子吸引到耗尽层于绝缘层之间，形成一个N型薄层，称为反型层，如图（1.1-2）。
这个反型层即源漏之间的导电沟道。
指沟道刚刚形成的栅源电压称为开启电压U GS(th)。
u GS 越大反型层越厚，导电沟道电阻越小。
图（1.1-2）当u GS是大于U GS(th)的一个确定值时，若在漏源之间加正向电压，则产生一定的漏极电流。
此时，u DS的变化对导电沟道的影响与结型场效应管相似，即当u DS较小时，u DS的增大使漏极电流线性增大，沟道沿源漏方向逐渐变窄，一旦u DS增大到使u GD= U GS(th)[即u DS＝U GS- U GS(th)]时，沟道在漏极一侧出现夹断点，称为预夹断，如图(1.1-3)所示。
北大集成电路版图设计课件_第8章 MOS场效应晶体管
V+
N阱
V-
P型衬底
三. MOS管版图设计技巧
衬底连接与阱连接 设置阱连接的经验法则是在满足设计规则的前提下，在阱的空
闲区域尽可能多地设置阱连接。比较常用的设置阱连接的方式
是用阱连接环绕MOS晶体管。设置衬底连接的经验法则也是
是在满足设计规则的前提下，在衬底的空闲区域尽可能多地设
置衬底连接。
阱
连
接
In(D / C) L (D C)
2
三. MOS管版图设计技巧
衬底连接与阱连接 制作CMOS集成电路有N阱工艺、P阱工艺和双阱工艺，无论 哪种工艺，在阱和衬底之间都存在PN结。以N阱工艺为例， 在P型衬底和N阱之间存在PN结。为了保证PN结的有效隔离， N阱的电位必须高于P型衬底的电位，最简单最可靠的方法是 将N阱接最正的电源，P型衬底接最负的电源。在版图设计中， 将设置衬底或阱连接的方式称为衬底连接或阱连接。
一. 概述
MOS晶体管是四端器件，具有源极（S）、漏极（D）、栅 极（G）和衬底（B）四个电极，按导电类型分为NMOS晶体 管和PMOS晶体管两种.
（a）NMOS
（b）PMOS
一. 概述
二. MOS管的版图
NMOS晶体管的立体图和俯视图
（a）立体图
（b）俯视图
二. MOS管的版图
图 PMOS晶体管的版图示意图
二. MOS管的版图
阱层（Well）： 阱层定义在衬底上制备阱的区域。NMOS 管制备在P型衬底上，PMOS管制备在N 型衬底上。一块原始的半导体材料，掺入 的杂质类型只能有一种，即该衬底不是N 型就是P型。如果不对衬底进行加工处理 的话，该衬底只能制备一种MOS晶体管。 CMOS集成电路是把NMOS晶体管和 PMOS晶体管制备在同一个硅片衬底上， 为了能够制造CMOS集成电路，需要对衬 底进行处理，利用掺杂工艺在衬底上形成 一个区域，该区域的掺杂类型和衬底的掺 杂类型相反，这个区域就称为阱。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
❖ 希望通过这样的输入电路，使集成电路内部 得到一个稳定、有效的信号，阻止外部干扰 信号进入内部逻辑。
输出单元
❖ 输出单元的主要任务是提供一定的驱 动能力，防止内部逻辑过负荷而损坏。 另一方面，输出单元还承担了一定的 逻辑功能，单元具有一定的可操作性。 与输入电路相比，输出单元的电路形 式比较多。
❖ 对于既有精度要求，又有匹配要求的电阻， 可以将这两个电阻交互排列放置。图7.16
5.2 电阻常见版图画法
❖ （3）高精度电阻版图设计方法之二：电阻单 元的复用
❖ 与MOS管类似，电阻也最好使用某一单元进 行利用，通常选取一段宽度长度合适，受工 艺影响、温度影响总体性能较优的一段电阻 作为通用电阻，然后通过串联、并联，获得 其他阻值的电阻。图7.17
敏感电路造成影响。 ❖ 图7.27：通过P+接触孔吸收来自衬底的噪声。
5.5 保护环版图
❖ 2、防止闩锁效应 ❖ 闩锁效应是由CMOS工艺中的计生效应引起
的，对电路可靠性非常重要，一旦发生闩锁， 不仅电路无法正常工作，还会因大电流引起 芯片过热，造成物理破坏。 ❖ 图7.29：寄生效应电路。 ❖ 图7.30：多数载流子保护环，吸收外来的多 数载流子，避免寄生三极管的发射极被正偏。
5.4 二极管版图
❖ 利用二极管的反向击穿效应，可以用来做芯片 的ESD（Elctro-Static Discharge，静电释放） 保护。
❖ 二极管的反向击穿电压一般在6~8V，因此当 使用ESD时，下一级的最大电压也被嵌位在反 向击穿电压。
❖ 图7.26：梳状二极管。 ❖ 用作ESD的二极管的面积较大，且画成环形结
构。
5.5 保护环版图
❖ 保护环（guard ring）是有N+型的接触孔或 P+型的接触孔转成环状，将所包围的器件与 环外的器件隔离开来，所以叫做保护环。
❖ 保护环的作用：隔离噪声，保护敏感电路不 受外界干扰；防止闩锁效应。
5.5 保护环版图
❖ 1、隔离噪声 ❖ 模拟电路的噪声一般来自衬底，噪声源会对
5.2 电阻常见版图画法
5.2 电阻常见版图画法
5.2 电阻常见版图画法
5.2 电阻常见版图画法
❖ 对于无法使用串、并联关系来构建的电阻， 可以在单元电阻内部取部分进行构建。
❖ 图7.18的实现方式。
电阻匹配设计总结
❖ （1）采用同一材料来制作匹配电阻 ❖ （2）匹配电阻的宽度要相同，且要足够宽。 ❖ （3）匹配的电阻要紧密靠近 ❖ （4）在匹配电阻阵列的两端要放置Dummy
电阻。 ❖ （5）不要使用较短的电阻区块，一般的方块
数为5个，高精度多晶硅电阻总长度至少为50 微米。
5.3 电容版图设计
❖ 集成电路中的电容存在很多，有专门设计的 电容，也有寄生电容。
❖ 如相邻两层金属重叠会形成电容 ❖ MOS管的栅和沟道之间会形成电容 ❖ 1、电容的分类 ❖ MOS管电容、多晶硅-N阱电容、精度较高的
（1）反相输出 I/O PAD
顾名思义，反相输出就是内部信号经反相 后输出。这个反相器除了完成反相的功能外， 另一个主要作用是提供一定的驱动能力。
（1）反相输出 I/O PAD
❖ 为防止触发CMOS 结构的寄生可控硅效应烧 毁电路，该版图采用了P+隔离环结构，并在 隔离环中设计了良好的电源、地接触。
❖ 减小电容面积、提高电容值：叠层金属电容 器，即将多层金属平板垂直的堆叠在一起， 将奇数层和偶数层金属分别连在一起，形成 两个梳状结构的交叉。图7.21
❖ PIP和MIM电容由于下极板与衬底距离较远， 寄生电容较小，精度较好。
5.3 电容版图设计
❖ 2、电容版图设计 ❖ 一般电路对电容精度要求不高，因此通常电
❖ 2、倒比管版图布局 ❖ 管子的宽长比小于1 ❖ 利用倒比管沟道较长，电阻较大的特点，可
以起到上拉电阻的作用。 ❖ 应用：开机清零电路。
5.1 MOS器件常见版图画法
❖ 3、MOS器件的对称性 ❖ 对称意味着匹配，是模拟集成电路版图布局
重要技巧之一。 ❖ 包括器件对称、布局连线对称等。 ❖ （1）匹配器件相互靠近放置：减小工艺过程
❖ 2、电阻的版图设计
❖ （1）简单的电阻版图
❖ ❖
电 电阻阻的 的阻 阻值 值=电R阻的WL方dd 块R■数×方块电阻。
❖ 这种阻值计算比较粗糙，没有计入接触孔电阻 和头区电阻。
5.2 电阻常见版图画法
❖ （2）高阻值第精度电阻版图 ❖ 对上拉电阻和下拉电阻：对电阻阻值以及匹
配要求不是太高，只需要高阻值。 ❖ 狗骨型或折弯型 ❖ 图7.11
5.1 MOS器件常见版图画法
5.2 电阻常见版图画法
❖ 无源电阻：采用对半导体进行掺杂的方式制 作的电阻。（本次课只介绍无源电阻）
❖ 有源电阻：利用晶体管的不同工作区表现出 来的不同电阻特性来做电阻。
❖ 1、电阻的分类 ❖ 掺杂半导体电阻：扩散电阻和例子注入电阻 ❖ 薄膜电阻：多晶硅薄膜电阻和合金薄膜电阻
集成电路版图设计与验证
第六章 集成电路常用器件版图
5.1 MOS器件常见版图画法
❖ 1、大尺寸MOS版图布局 ❖ 大宽长比的晶体管：获得大的驱动能力。 ❖ 单管布局：栅很长，寄生电阻增加，导致晶
体管各个位置的导通不同步。 ❖ 指状交叉（finger）方式
❖ 将与非门 设计成指 状构造示 例
5.1 MOS器件常见版图画法
❖ （2）阱电容 ❖ 多晶硅和阱之间形成电容 ❖ 下极板与衬底之间存在寄生电容，精度不高。 ❖ （3）PIP电容 ❖ 多晶硅-二氧化硅-多晶硅结构 ❖ 可以通过控制氧化层的质量和厚度，精确控制
电容值。 ❖ 做在场氧区，电容值较小。
5.3 电容版图设计
❖ （4）MIM电容 ❖ 金属层之间距离较大，因此电容较小。
❖ 因为MOS 管的宽长比比较大，版图采用了多 栅并联结构，源漏区的金属引线设计成叉指 状结构，电路中的NMOS 管和PMOS 管实际 是由多管并联构成，采用了共用源区和共用 漏区结构。
（1）反相输出 I/O PAD
❖ 考虑到电子迁移率比空穴约大2.5 倍，所以， PMOS 管的尺寸比NMOS 管大，这样可使倒 相器的输出波形对称。
❖ 这些单元的一个共同之处是都有压焊块，用于连接 芯片与封装管座。为防止在后道划片工艺中损伤芯 片，通常要求I/O PAD的外边界距划片位置100µm 左右。
I/0 PAD 输入输出单元（补充）
❖ 任何一种设计技术的版图结构都需要焊盘 输入/输出单元（I/O PAD）。不论门阵 列、标准单元结构还是积木块结构，它们 的I/O PAD都是以标准单元的结构形式 出现，这些I/O PAD通常具有等高不等宽 的外部形状，各单元的电源、地线的宽度 和相对位置是统一的。
❖ 下图是将金属铝引线去除后的版图形式，通 过这个图可以清楚的看到器件的并联结构和 重掺杂隔离环的结构。
（1）反相输出 I/O PAD
5.7 电源和地线版图
❖ 图7.33：电源和地线布局。 ❖ 内部电路完全设计完毕后，最后开始布焊盘
的电源和地线。 ❖ VDD和VSS处于对角线位置，最外一圈是
VSS线，较里一圈是VDD线，输入输出PAD 位于它们之间。
对器件的差异。 ❖ （2）匹配器件同方向性：不同方向的MOS
管在同一应力下载流子迁移率不同。
5.1 MOS器件常见版图画法
❖ （3）匹配器件与周围环境一致：虚设器件， 避免刻蚀程度的不同。
5.1 MOS器件常见版图画法
❖ （4）匹配器件使用同一单元：根器件法 ❖ 对于不同比例尺寸的MOS管，尽量使用同一
5.2 电阻常见版图画法
❖ （3）高精度电阻版图设计方法之一：虚设器 件
❖ 对电阻精度及匹配要求较高的电路：基准电 路；运算放大器的无源负载。
❖ 首选多晶硅电阻。 ❖ 虚设器件（Dummy Device）
5.2 电阻常见版图画法
❖ 在需要匹配的器件两侧或周围增加虚设器件， 防止边上的器件被过多的可是，引起不匹配。
5.8 连线
❖ 多晶硅：电阻率较大，可以作为数字电路门 内部连线，或者在小模块内作为近距离连线。
❖ 金属AL：既可以在小模块内部使用，也可以 作为模块间的连线。
❖ 1、金属线的宽度：要考虑工艺允许的最大电 流密度，防止流过金属的电流过大。
❖ 合并单元后，金属线加宽，可以使用多层金 属重叠。
5.8 连线
输入单元
输入单元主要承担对内部电路的保 护，一般认为外部信号的驱动能力足 够大，输入单元不必具备再驱动功能。 因此，输入单元的结构主要是输入保 护电路。
输入单元版图
单二极管、电阻电路
双二极管、电阻电路
输入单元
❖ 从版图可以看到，这样的一个简单电路，其 版图形式比我们在前面看到的门阵列版图复 杂了许多。这样的版图设计不仅仅是考虑了 电路所要完成的功能，而且充分地考虑了接 口电路将面对的复杂的外部情况，考虑了在 器件物理结构中所包含的寄生效应。
多晶硅-多晶硅电容（PIP）以及金属-金属电 容（MIM）
5.3 电容版图设计
❖ （1）MOS电容 ❖ 通常在滤波电路中使用，精度不高，误差可
达20%左右。 ❖ 将MOS管的源和漏接在一起，作为一个极板，
栅作为一个极板。 ❖ MOS管工作在积累区。 ❖ 栅氧化层较薄，因此电容较大。
5.3 电容版图设计
ESD（Electrostatic discharge）
❖ 静电放电(ESD)引起的失效的原因主要有两 种：一种是电流过大而引起的热失效；一种 是由于过大的电压直接引起栅氧化层的击穿， 或者说是电失效。热失效是由于局部电流集 中而形成较大的热量，使器件局部金属互连 线熔化或芯片出现热斑。从而引起二次击穿。 电失效是由于保护不当．使较大的电压直接 加到脆弱的薄氧化层上，引起介质击穿或表 面击穿。
输出单元
❖ 输出单元的主要任务是提供一定的驱 动能力，防止内部逻辑过负荷而损坏。 另一方面，输出单元还承担了一定的 逻辑功能，单元具有一定的可操作性。 与输入电路相比，输出单元的电路形 式比较多。
❖ 对于既有精度要求，又有匹配要求的电阻， 可以将这两个电阻交互排列放置。图7.16
5.2 电阻常见版图画法
❖ （3）高精度电阻版图设计方法之二：电阻单 元的复用
❖ 与MOS管类似，电阻也最好使用某一单元进 行利用，通常选取一段宽度长度合适，受工 艺影响、温度影响总体性能较优的一段电阻 作为通用电阻，然后通过串联、并联，获得 其他阻值的电阻。图7.17
敏感电路造成影响。 ❖ 图7.27：通过P+接触孔吸收来自衬底的噪声。
5.5 保护环版图
❖ 2、防止闩锁效应 ❖ 闩锁效应是由CMOS工艺中的计生效应引起
的，对电路可靠性非常重要，一旦发生闩锁， 不仅电路无法正常工作，还会因大电流引起 芯片过热，造成物理破坏。 ❖ 图7.29：寄生效应电路。 ❖ 图7.30：多数载流子保护环，吸收外来的多 数载流子，避免寄生三极管的发射极被正偏。
5.4 二极管版图
❖ 利用二极管的反向击穿效应，可以用来做芯片 的ESD（Elctro-Static Discharge，静电释放） 保护。
❖ 二极管的反向击穿电压一般在6~8V，因此当 使用ESD时，下一级的最大电压也被嵌位在反 向击穿电压。
❖ 图7.26：梳状二极管。 ❖ 用作ESD的二极管的面积较大，且画成环形结
构。
5.5 保护环版图
❖ 保护环（guard ring）是有N+型的接触孔或 P+型的接触孔转成环状，将所包围的器件与 环外的器件隔离开来，所以叫做保护环。
❖ 保护环的作用：隔离噪声，保护敏感电路不 受外界干扰；防止闩锁效应。
5.5 保护环版图
❖ 1、隔离噪声 ❖ 模拟电路的噪声一般来自衬底，噪声源会对
5.2 电阻常见版图画法
5.2 电阻常见版图画法
5.2 电阻常见版图画法
5.2 电阻常见版图画法
❖ 对于无法使用串、并联关系来构建的电阻， 可以在单元电阻内部取部分进行构建。
❖ 图7.18的实现方式。
电阻匹配设计总结
❖ （1）采用同一材料来制作匹配电阻 ❖ （2）匹配电阻的宽度要相同，且要足够宽。 ❖ （3）匹配的电阻要紧密靠近 ❖ （4）在匹配电阻阵列的两端要放置Dummy
电阻。 ❖ （5）不要使用较短的电阻区块，一般的方块
数为5个，高精度多晶硅电阻总长度至少为50 微米。
5.3 电容版图设计
❖ 集成电路中的电容存在很多，有专门设计的 电容，也有寄生电容。
❖ 如相邻两层金属重叠会形成电容 ❖ MOS管的栅和沟道之间会形成电容 ❖ 1、电容的分类 ❖ MOS管电容、多晶硅-N阱电容、精度较高的
（1）反相输出 I/O PAD
顾名思义，反相输出就是内部信号经反相 后输出。这个反相器除了完成反相的功能外， 另一个主要作用是提供一定的驱动能力。
（1）反相输出 I/O PAD
❖ 为防止触发CMOS 结构的寄生可控硅效应烧 毁电路，该版图采用了P+隔离环结构，并在 隔离环中设计了良好的电源、地接触。
❖ 减小电容面积、提高电容值：叠层金属电容 器，即将多层金属平板垂直的堆叠在一起， 将奇数层和偶数层金属分别连在一起，形成 两个梳状结构的交叉。图7.21
❖ PIP和MIM电容由于下极板与衬底距离较远， 寄生电容较小，精度较好。
5.3 电容版图设计
❖ 2、电容版图设计 ❖ 一般电路对电容精度要求不高，因此通常电
❖ 2、倒比管版图布局 ❖ 管子的宽长比小于1 ❖ 利用倒比管沟道较长，电阻较大的特点，可
以起到上拉电阻的作用。 ❖ 应用：开机清零电路。
5.1 MOS器件常见版图画法
❖ 3、MOS器件的对称性 ❖ 对称意味着匹配，是模拟集成电路版图布局
重要技巧之一。 ❖ 包括器件对称、布局连线对称等。 ❖ （1）匹配器件相互靠近放置：减小工艺过程
❖ 2、电阻的版图设计
❖ （1）简单的电阻版图
❖ ❖
电 电阻阻的 的阻 阻值 值=电R阻的WL方dd 块R■数×方块电阻。
❖ 这种阻值计算比较粗糙，没有计入接触孔电阻 和头区电阻。
5.2 电阻常见版图画法
❖ （2）高阻值第精度电阻版图 ❖ 对上拉电阻和下拉电阻：对电阻阻值以及匹
配要求不是太高，只需要高阻值。 ❖ 狗骨型或折弯型 ❖ 图7.11
5.1 MOS器件常见版图画法
5.2 电阻常见版图画法
❖ 无源电阻：采用对半导体进行掺杂的方式制 作的电阻。（本次课只介绍无源电阻）
❖ 有源电阻：利用晶体管的不同工作区表现出 来的不同电阻特性来做电阻。
❖ 1、电阻的分类 ❖ 掺杂半导体电阻：扩散电阻和例子注入电阻 ❖ 薄膜电阻：多晶硅薄膜电阻和合金薄膜电阻
集成电路版图设计与验证
第六章 集成电路常用器件版图
5.1 MOS器件常见版图画法
❖ 1、大尺寸MOS版图布局 ❖ 大宽长比的晶体管：获得大的驱动能力。 ❖ 单管布局：栅很长，寄生电阻增加，导致晶
体管各个位置的导通不同步。 ❖ 指状交叉（finger）方式
❖ 将与非门 设计成指 状构造示 例
5.1 MOS器件常见版图画法
❖ （2）阱电容 ❖ 多晶硅和阱之间形成电容 ❖ 下极板与衬底之间存在寄生电容，精度不高。 ❖ （3）PIP电容 ❖ 多晶硅-二氧化硅-多晶硅结构 ❖ 可以通过控制氧化层的质量和厚度，精确控制
电容值。 ❖ 做在场氧区，电容值较小。
5.3 电容版图设计
❖ （4）MIM电容 ❖ 金属层之间距离较大，因此电容较小。
❖ 因为MOS 管的宽长比比较大，版图采用了多 栅并联结构，源漏区的金属引线设计成叉指 状结构，电路中的NMOS 管和PMOS 管实际 是由多管并联构成，采用了共用源区和共用 漏区结构。
（1）反相输出 I/O PAD
❖ 考虑到电子迁移率比空穴约大2.5 倍，所以， PMOS 管的尺寸比NMOS 管大，这样可使倒 相器的输出波形对称。
❖ 这些单元的一个共同之处是都有压焊块，用于连接 芯片与封装管座。为防止在后道划片工艺中损伤芯 片，通常要求I/O PAD的外边界距划片位置100µm 左右。
I/0 PAD 输入输出单元（补充）
❖ 任何一种设计技术的版图结构都需要焊盘 输入/输出单元（I/O PAD）。不论门阵 列、标准单元结构还是积木块结构，它们 的I/O PAD都是以标准单元的结构形式 出现，这些I/O PAD通常具有等高不等宽 的外部形状，各单元的电源、地线的宽度 和相对位置是统一的。
❖ 下图是将金属铝引线去除后的版图形式，通 过这个图可以清楚的看到器件的并联结构和 重掺杂隔离环的结构。
（1）反相输出 I/O PAD
5.7 电源和地线版图
❖ 图7.33：电源和地线布局。 ❖ 内部电路完全设计完毕后，最后开始布焊盘
的电源和地线。 ❖ VDD和VSS处于对角线位置，最外一圈是
VSS线，较里一圈是VDD线，输入输出PAD 位于它们之间。
对器件的差异。 ❖ （2）匹配器件同方向性：不同方向的MOS
管在同一应力下载流子迁移率不同。
5.1 MOS器件常见版图画法
❖ （3）匹配器件与周围环境一致：虚设器件， 避免刻蚀程度的不同。
5.1 MOS器件常见版图画法
❖ （4）匹配器件使用同一单元：根器件法 ❖ 对于不同比例尺寸的MOS管，尽量使用同一
5.2 电阻常见版图画法
❖ （3）高精度电阻版图设计方法之一：虚设器 件
❖ 对电阻精度及匹配要求较高的电路：基准电 路；运算放大器的无源负载。
❖ 首选多晶硅电阻。 ❖ 虚设器件（Dummy Device）
5.2 电阻常见版图画法
❖ 在需要匹配的器件两侧或周围增加虚设器件， 防止边上的器件被过多的可是，引起不匹配。
5.8 连线
❖ 多晶硅：电阻率较大，可以作为数字电路门 内部连线，或者在小模块内作为近距离连线。
❖ 金属AL：既可以在小模块内部使用，也可以 作为模块间的连线。
❖ 1、金属线的宽度：要考虑工艺允许的最大电 流密度，防止流过金属的电流过大。
❖ 合并单元后，金属线加宽，可以使用多层金 属重叠。
5.8 连线
输入单元
输入单元主要承担对内部电路的保 护，一般认为外部信号的驱动能力足 够大，输入单元不必具备再驱动功能。 因此，输入单元的结构主要是输入保 护电路。
输入单元版图
单二极管、电阻电路
双二极管、电阻电路
输入单元
❖ 从版图可以看到，这样的一个简单电路，其 版图形式比我们在前面看到的门阵列版图复 杂了许多。这样的版图设计不仅仅是考虑了 电路所要完成的功能，而且充分地考虑了接 口电路将面对的复杂的外部情况，考虑了在 器件物理结构中所包含的寄生效应。
多晶硅-多晶硅电容（PIP）以及金属-金属电 容（MIM）
5.3 电容版图设计
❖ （1）MOS电容 ❖ 通常在滤波电路中使用，精度不高，误差可
达20%左右。 ❖ 将MOS管的源和漏接在一起，作为一个极板，
栅作为一个极板。 ❖ MOS管工作在积累区。 ❖ 栅氧化层较薄，因此电容较大。
5.3 电容版图设计
ESD（Electrostatic discharge）
❖ 静电放电(ESD)引起的失效的原因主要有两 种：一种是电流过大而引起的热失效；一种 是由于过大的电压直接引起栅氧化层的击穿， 或者说是电失效。热失效是由于局部电流集 中而形成较大的热量，使器件局部金属互连 线熔化或芯片出现热斑。从而引起二次击穿。 电失效是由于保护不当．使较大的电压直接 加到脆弱的薄氧化层上，引起介质击穿或表 面击穿。