硬件描述语言考试

1.fpga的中文含义：现场可编辑门阵列。Pld 的中文含义：复杂的可编辑逻辑器件。

2.数字电路从结构上可分为：组合逻辑电路和时序逻辑电路两部分。

3.一般讲：fpga是基于sram工艺的，cpld则是基于E²CMOS工艺的。

4.Altera公司的cyclone2系列fpga基本逻辑原件le主要包含一个寄存器和一个查找表。

5.Fpga一般支持JTAG和AS，PS配置方式。

6.简述cpld和fpga的区别：

Cpld是复杂的可编辑逻辑器件，多为乘积项结构，触发器数量少，一般基于E²CMOS工艺，断电后程序不消失。规模小，逻辑复杂程度地。保密性好。成本低。主要用于实现简单的逻辑功能。FPGA是现场可编辑逻辑门阵列，多为寄存器加查找表结构，触发器数量多。一般基于SRAM工艺，断电后程序消失。规模大，逻辑复杂程度高，保密性较差，成本高。主要用来实现复杂的时序功能。

7.解释流水线设计方法根据原始组合逻辑电路和框图，将原始组合电路理解成多级电路级联方式。

确定系统的主要元器件估计这些元器件的相关传播延迟。

将电路划分为传播延迟相似或相等的多级。

确定需要跨级传播的信号。在每一集中插入寄存器，实现流水线设计。

8.简述HDl代码的综合

过程

翻译：综合软件读取RTL

代码并将其转换成门级

网表；翻译过程要确保

门级的输入输出关系与

RTL级描述的输入输出

关系保持一致。

优化：对门级网表进行

优化，优化是个选代搜

索的过程，并不是求解

过程，因此综合软件

的优化只是局部优化。

映射：采用器件库内的

标准原件或者FPGA内

部的逻辑单元实现优化

后的门级网表

9.解释吞吐率，延迟的

概念：

吞吐率：

延迟：从输入发生改变

时刻起，到输入发生改

变时刻止所经历的时

间。

10.成为IEEE标准的硬

件描述语言有VHDL和

Verilog HDL两种。

11.有限状态机可分为

米利型和摩尔型两种。

12.Verilog HDL支持两

种类型的变量，线网和

寄存器。

13.Verilog 的方针一

般分为激励电阻和实挒

化两种。综合过程也分

为两个步骤：行为级仿

真和功能仿真。

14.简述基于HDL的数

字系统设计的典型流程

设计要求说明，行为级

描述，行为级仿真，设

计正确？RTL级描述，

功能验证（仿真），设计

正确？逻辑综合时序验

证，布局和布线。仿真

及时序分析，

满足设计要求？FPGA

或者ASIC

15.解释阻塞赋值语句

和非阻塞赋值语句的区

别。

阻塞赋值语句首先计算

复制表达式，之后将计

算结果赋值给左侧变

量，过程连续执行，完

成赋值前不能执行其后

的其他任何语句，该语

句的执行阻塞其后的其

他语句的执行。

非阻塞赋值语句，执行

时，首先计算表达式的

值，但并不立刻将值赋

予左侧变量，赋值操作

会在always块所有语句

执行完后再赋值。复制

过程不会阻塞其后的其

他语句的执行。

16.简述组合逻辑电路

设计的一般原则。

只在一个always块中，

对同一个变量赋值（避

免竞争）。

连续赋值语句，模块实

挒和电平敏感的always

实现组合逻辑电路。

Always块采用电平敏

感的敏感列表或者直接

采用always@*形式的

敏感列表。

Always块内部采用阻

塞赋值语句。

确保在所有的条件分支

都对输出变量赋值。

确保在if和case语句

中，覆盖所有的条件分

支。

A.在if语句中使用else

子句；在case语句中使

用defauit候选项。

B.在always块开始，为

输出信号赋予默认值

17.简述时序逻辑电路

设计的一般原则。

寄存器和组合逻辑单独

描述。

寄存器采用具有边沿敏

感列表的always块实

现，在always块内采用

非阻塞赋值语句。

组合逻辑采用电平敏感

的always块实现，内部

采用阻塞赋值语句。

遵循同步时序逻辑

veriloghdl描述模板。

避免使用门控时钟和导

出时钟。

18.简述标示符的命名

规则。

标示符的首字母必须是

字母或者下划线。一般

要求标示符是描述性

的。前后统一的命名规

则可以提高代码的可读

性，有助于代码的调试，

检查，维护和修改。

Verilog hdl对大小写敏

感。

19.传播延时。

反相器的传播延时：从

输入信号发生电平改变

的百分之50时刻起，到

相应的输出信号也发生

改变的百分之50点为

止所需要的时间。

后果：由于门电路存在

一定的传播延时，可能

导致电路的输出产生错

误或者不期望的输出，

一般称为毛刺。一般不

会出现，由于噪声或者

其他原因影响出现错误

逻辑电平。

20.时序分析是数字电

路设计的关键。同步时

序逻辑电路的所有寄存

器由同一个全局时钟信

号控制，状态寄存器的

状态更新只在时钟信号

的上升沿发生，时钟分

析只要考虑电路的关键

路径即可。时序逻辑电

路的最高工作频率由电

路的最坏延迟路径决

定。延迟路径分三类：

引脚到引脚延迟，时钟

到输出延迟，寄存器到

寄存器延迟，如果包含

输入和输出寄存器，最

高工作频率一般由寄存

器到寄存器延迟决定。

21.优先状态机的典型

结构与规则时序逻辑电

路的典型结构相同，区

别在于瓷胎逻辑的复杂

程度，优先状态机的次

态逻辑相对复杂。

22.寄存器是存储二级

制数码的时序电路部

件，具有接受和寄存二

进制数码的功能。

计数器是用来累积和寄

存输入脉冲个数的时序

逻辑部件，可计数，还

可以对某个频率的时钟

脉冲进行分频。构成时

间分配器或时序发生器

对数字系统进行定时，

程序控制操作，执行数

字计算。

24.如何避免数字电路

中的冒险现象

竞争与冒险是数字电路

中存在的一种现象，竞

争：在组合电路中，信

号经由不同的途径到达

某一汇合点的时间有先

后，。冒险：由于竞争而

引起的电路输出发生瞬

间错误现象，表现为输

出端出现原设计中没有

的窄脉冲，常称之为毛

刺。

竞争-冒险现象对数字

电路工作的可靠性有影

响，消除竞争-冒险现象

主要采用引入封锁脉

冲，引入选通脉冲，接

滤波电容或修改程序设

计，增加选通电路，增

加输出滤波的方法。