6-第七章-常用中规模组合逻辑电路设计
合集下载
相关主题
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
芯片逻辑符号
9
F4 F3 F2 F1 Fc4
74283
C0
A4 A3 A2A1 B4 B3 B2 B1
F2 A2 B1 C0GND B2 F1 A1 芯片引脚排列图
加法器的级连
S15 S14 S13 S12 C15 4 位加法器 C11 4 位加法器 S11 S10 S9 S8 C7 4 位加法器 S7 S6 S5 S4 C3 4 位加法器 S3 S2 S1 S0 C0-1
Di ABBi ABBi ABBi ABBi m1 m2 m4 m7
m1 m2 m4 m7 Y 1 Y 2 Y 4 Y 7
Gi ABBi ABBi ABBi ABBi
Y 1 Y 2 Y 3 Y 7
Di Y 1 Y 2 Y 4 Y 7
74LS138引脚排列图和逻辑符号
74LS138译码器真值表
输 入 S1 S2+S3 A2 A1 A0 输 出 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
1 1 1 1 1 1 1 1 0 d
0 0 0 0 0 0 0 0 d 1
0 0 0 0 1 1 1 1 d d
0 0 1 1 0 0 1 1 d d
Y2=A1 + A0 =A1A0 A1
1 A0
74LS139
& Y0
& & Y2 & Y3
1
Y1
(2) 3线—8线译码器（74LS138）
A2 A1 A0 Y0 Y1 Y7 1 1 1 只 Y7 =0 A2 A1 A0 0 0 0 0 0 只 Y0 =0 1 只 Y1 =0
(逻辑电路设计略,设计方法同2—4译码器)
半加器
半加运算不考虑从低位来的进位。 设：A---加数；B---被加数；S---本位和；C---进位。 半加器真值表 0 0 A B S C +) 0 +) 1 0 0 0 0 0 1 0 1 1 0 1
1
+) 1 1 0
1
1
0
1
1
0
0
1
+) 0
1
S=AB+AB=A B C=AB
进位C
半加器逻辑电路图 S=AB+AB=A B A B ＝1 & S C
C=AB
A
半加器
S C
B
CO
全加器
能对两个1位二进制数进行相加并考虑低位来的进位， 即相当于3个1位二进制数相加，求得和及进位的逻辑电 路称为全加器。 本 位 加 数 An Bn Sn 本位和 Cn 本位向高位的进位
全加器 CI CO
Cn-1
低位向本位的进位
全加器真值表 Cn-1 An Bn Sn Cn 0 0 0 0 0
被乘数
×
a3
a2
a1
乘数
a3b1
b2
a2b1 a1b2 Z2
b1
a1b1
＋
a3b2 Z5 Z4
a2b2 Z3
Z1
例 4 用 4位二进制并行加法器设计一个用余 3码表 示的1位十进制数加法器。
解 : 根据余3码的特点，两个余3码表示的十进制数相加时，需 要对相加结果进行修正。修正法则是：若相加结果无进位产生， 则"和"需要减3；若相加结果有进位产生，则"和"需要加3。
真值表
A1 A0 Y3 Y2 Y1 Y0
0 0 0 1 1 0 1 1 1 1 1 0 1 1 0 1 1 0 1 1 0 1 1 1
0 1
1 1
写出关于 Y0 的逻辑式 Y0=A1 + A0 =A1A0=m0
同理写出其他输出量的逻辑式 Y0=A1 + A0 =A1A0 Y1=A1 + A0 =A1A0 Y3=A1 + A0 =A1A0
A15 ~A12 B15 ~B12 A11 ~A8 B11 ~B8 A7 ~A4
B7 ~B4
A3 ~A0 B3 ~B0
加法器 的应用
1、8421 BCD码转换为余3码
余3码
S3 S2 S1 S0 C0-1 B3 =1 B2 =1 B1 =1 B0 =1
2、二进制并行加法/减法器
S3 S2 S1 S0 C3 A3 A2 A1 A0 A3 A2 A1 A0 BCD 码 C-1 B 3 B2 B1 B0 B3 B2 B1 B0 0 0 1 1
Ci-1
AiBi 0 1
00 0 1Fra Baidu bibliotek
01 1 0
11 0 1
10 1 0
Si 的卡诺图
0
0
0
1
1
0
1
1
0
0
Si m1 m2 m4 m7 Ai Bi Ci 1
Ci-1 AiBi 0 1 00 0 0 01 0 1 11 1 1 10 0 1
0
1
1
0
1
0
0
1
1
0
Ci 的卡诺图
中规模组合逻辑电路设计
中规模通用集成电路应用
二进制并行加法器 译码器
编码器 数据选择器
加法器
A=1101, B=1001，
计算A+B。 加法运算的基本规则： (1) 逢二进一。
1 1 0 1 + 1 0 0 1 1 0 0 1 1 0 1 1 0
用半加器实现
(2) 最低位是两个数最低位的叠加，不需考虑进位。 (3) 其余各位都是三个数相加，包括加数被、加数 和低位来的进位。 用全加器实现 (4) 任何位相加都产生两个结果：本位和、向高位 的进位。
Ci Ai Bi Ai Ci 1 Bi Ci 1
Si ≥1 & & & & & Ci ≥1 & &
1 Ai
1 Bi
1 Ci-1
用与或非门实现
先求Si和Ci。为此，合并值为0的最小项。
Ci-1 AiBi 0 1 00 0 1 01 1 0 11 0 1 10 1 0
Ci-1 AiBi 0 1 00 0 0 01 0 1 11 1 1 10 0 1
A3
B3
A2 B2
A1 B1
A0
B0
C0-1
特点：进位信号是由低位向高位逐级传递的，速度不高。
2、并行进位加法器（超前进位加法器） 本位进位生成项
Gi Ai Bi
本位运算结果 Pi Ai Bi
和表达式 进位表达式
S0 P0 C 01 C 0 G0 P0C 01
C3 A3 A2 A1 A0
被加数/被减数
加数/减数
加减控制
BCD码+0011=余3码
C0-1＝0时，B0=B，电路 执行A+B运算；当C0-1＝1 时，B1=B，电路执行A －B=A+B+1运算。
例3 用一个4位二进制并行加法器和六个与门设计一个 乘法器，实现A×B,其中A=a3a2a1,B= b2b1. 解 ：根据乘数和被乘数的取值范围，可知乘积范围处在0～ 21之间。故该电路应有5个输出，设输出用Z5 Z4 Z3 Z2 Z1 表示，两数相乘求积的过程如下：
加法器除用来实现两个二进制数相加外，还可 用来设计代码转换电路、二进制减法器和十进制加 法器等。
译码器
译 码 器 : 是 对具 有 特定 含 义的 输 入代 码 进 行 “翻译”，将其转化成相应的输出信号。 常见译码器有二进制译码器、二 - 十进制译码 器和数字显示译码器。
二进制译码器是:能将n个输入变量变换成2n个 输出函数，且输出函数与输入变量构成的最小项 具有对应关系的一种多输出组合逻辑电路。
P0 =1 & G0 P1 =1 & G1 P2 =1 & G2 P3 =1 & G3 & & & & & & & & & & ≥1 ≥1 ≥1
=1 C0 C1 =1
S0
A1 B1
S1
A2 B2
C2
=1
S2
=1
S3
A3 B3
≥1
超前进位发生器
C3
超集 前成 进二 位进 加制 法 4 器位
B F3 B4 Fc4 VCC 3 A3 A4 F4 16 74283 1 8
1 1 1 1 1 1 1 0 1 1
例1、用3-8线译码器74138和适当的与非门实现 全减器的功能。
解：列出真值表
Ai Bi Gi-1
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
Di Gi 0 0 1 1 1 1 0 1 1 0 0 0 0 0 1 1
1
1 1
0
1 1
1
0 1
0
0 1
1
1 1
Ci m3 m5 Ai Bi ( Ai Bi )Ci 1 Ai Bi
能否用两个半加器来实 现全加器功能？
由2个半加器构成一个全加器 An 半加器 ＝1 & 全加器
Bn
Sn = Cn-1 (An Bn)
Cn-1
＝1
&
Sn
1
Cn
用途: 计算机中的地址译码电路
二进制译码器常用类型:
2线— 4线译码器 3 线— 8线译码器 4 线— 16线译码器 型号: 74LS139 型号: 74LS138 型号: 74LS154
(1) 2 线— 4线译码器 A1 A0 画关于 Y0 的卡诺图 A1 A0 0 0 1 1 Y0 Y1 Y2 Y3
Si Ai Bi Ci 1 Pi Ci 1
Ci Ai Bi ( Ai Bi )C i 1 Gi Pi Ci 1
S1 P1 C 0 C1 G1 P1C 0 G1 P1G0 P1 P0C 01
4位超前进位加 法器递推公式
Gi Y 1 Y 2 Y 3 Y 7
Gi & & Di
Y 0 Y 1 Y 2 Y 3Y 4 Y 5 Y 6 Y 7 S3 二进制译码器 S2 74138
据此，可用两片4位二进制并行加法器和一个反相器实现给定 功能，逻辑电路图如图7.6所示。其中，片Ⅰ用来对两个1位十进 制数的余3码进行相加，片Ⅱ用来对相加结果进行修正。修正控 制函数为片Ⅰ的进位输出FC4，当FC4=0时，将片Ⅰ的"和"输出 送至片Ⅱ，并将其加上二进制数1101(即采用补码实现运算结果 减二进制数0011)；当FC4=1时，将片Ⅰ的"和"输出送至片Ⅱ， 并将其加上二进制数0011，片Ⅱ的"和"输出即为两余3码相加的" 和"数。
C n = AnBn+Cn-1(An Bn)
全加器的逻辑图和逻辑符号
Ai Bi Ci-1
=1
=1 & & & (a) 逻辑图
Si
Ai Bi Ci-1 Ai Bi Ci-1
FA (b) 曾用符号
Si Ci Si Ci
Ci
∑
CI CO
(c) 国标符号
用与门、或门实现
Si Ai Bi Ci 1 Ai Bi Ci 1 Ai Bi Ci 1 Ai Bi Ci 1
Si 的卡诺图
Ci 的卡诺图
Si Ai Bi Ci 1 Ai Bi Ci 1 Ai Bi Ci 1 Ai Bi Ci 1 Ci Ai Bi Ai Ci 1 Bi Ci 1
再取反，得：
Si Si Ai Bi Ci 1 Ai Bi Ci 1 Ai Bi Ci 1 Ai Bi Ci 1
加法器
实现多位二进制数相加的电路称为加法器。
1、串行进位加法器 构成：把n位全加器串联起来，低位全加器的进位输出连接 到相邻的高位全加器的进位输入。
C3 S3 C2 S2 C1 S1 C0 S0
CO ∑ CI CI CI
CO ∑ CI CI CI
CO ∑ CI CI CI
CO ∑ CI CI CI
加法器 小 结
能对两个1位二进制数进行相加而求得和及进位 的逻辑电路称为半加器。
能对两个1位二进制数进行相加并考虑低位来的 进位，即相当于 3 个 1 位二进制数的相加，求得和及 进位的逻辑电路称为全加器。 实现多位二进制数相加的电路称为加法器。按 照进位方式的不同，加法器分为串行进位加法器和 超前进位加法器两种。串行进位加法器电路简单、 但速度较慢，超前进位加法器速度较快、但电路复 杂。
0 1 0 1 0 1 0 1 d d
0 1 1 1 1 1 1 1 1 1
1 0 1 1 1 1 1 1 1 1
1 1 0 1 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1 1
1 1 1 1 0 1 1 1 1 1
1 1 1 1 1 0 1 1 1 1
1 1 1 1 1 1 0 1 1 1
Ci Ci Ai Bi Ai Ci 1 Bi Ci 1
Si Ai Bi Ci 1 Ai Bi Ci 1 Ai Bi Ci 1 Ai Bi Ci 1
Ci Ai Bi Ai Ci 1 Bi Ci 1
Ai Bi Ci -1 1 1 1 & ≥1 Ci & ≥1 Si
S 2 P2 C1 C 2 G2 P2C1 G2 P2G1 P2 P1G0 P2 P1 P0C 01 S 3 P3 C 2 C G P C G P G P P G P P PG P P P P C
C0-1 A0 B0
9
F4 F3 F2 F1 Fc4
74283
C0
A4 A3 A2A1 B4 B3 B2 B1
F2 A2 B1 C0GND B2 F1 A1 芯片引脚排列图
加法器的级连
S15 S14 S13 S12 C15 4 位加法器 C11 4 位加法器 S11 S10 S9 S8 C7 4 位加法器 S7 S6 S5 S4 C3 4 位加法器 S3 S2 S1 S0 C0-1
Di ABBi ABBi ABBi ABBi m1 m2 m4 m7
m1 m2 m4 m7 Y 1 Y 2 Y 4 Y 7
Gi ABBi ABBi ABBi ABBi
Y 1 Y 2 Y 3 Y 7
Di Y 1 Y 2 Y 4 Y 7
74LS138引脚排列图和逻辑符号
74LS138译码器真值表
输 入 S1 S2+S3 A2 A1 A0 输 出 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
1 1 1 1 1 1 1 1 0 d
0 0 0 0 0 0 0 0 d 1
0 0 0 0 1 1 1 1 d d
0 0 1 1 0 0 1 1 d d
Y2=A1 + A0 =A1A0 A1
1 A0
74LS139
& Y0
& & Y2 & Y3
1
Y1
(2) 3线—8线译码器（74LS138）
A2 A1 A0 Y0 Y1 Y7 1 1 1 只 Y7 =0 A2 A1 A0 0 0 0 0 0 只 Y0 =0 1 只 Y1 =0
(逻辑电路设计略,设计方法同2—4译码器)
半加器
半加运算不考虑从低位来的进位。 设：A---加数；B---被加数；S---本位和；C---进位。 半加器真值表 0 0 A B S C +) 0 +) 1 0 0 0 0 0 1 0 1 1 0 1
1
+) 1 1 0
1
1
0
1
1
0
0
1
+) 0
1
S=AB+AB=A B C=AB
进位C
半加器逻辑电路图 S=AB+AB=A B A B ＝1 & S C
C=AB
A
半加器
S C
B
CO
全加器
能对两个1位二进制数进行相加并考虑低位来的进位， 即相当于3个1位二进制数相加，求得和及进位的逻辑电 路称为全加器。 本 位 加 数 An Bn Sn 本位和 Cn 本位向高位的进位
全加器 CI CO
Cn-1
低位向本位的进位
全加器真值表 Cn-1 An Bn Sn Cn 0 0 0 0 0
被乘数
×
a3
a2
a1
乘数
a3b1
b2
a2b1 a1b2 Z2
b1
a1b1
＋
a3b2 Z5 Z4
a2b2 Z3
Z1
例 4 用 4位二进制并行加法器设计一个用余 3码表 示的1位十进制数加法器。
解 : 根据余3码的特点，两个余3码表示的十进制数相加时，需 要对相加结果进行修正。修正法则是：若相加结果无进位产生， 则"和"需要减3；若相加结果有进位产生，则"和"需要加3。
真值表
A1 A0 Y3 Y2 Y1 Y0
0 0 0 1 1 0 1 1 1 1 1 0 1 1 0 1 1 0 1 1 0 1 1 1
0 1
1 1
写出关于 Y0 的逻辑式 Y0=A1 + A0 =A1A0=m0
同理写出其他输出量的逻辑式 Y0=A1 + A0 =A1A0 Y1=A1 + A0 =A1A0 Y3=A1 + A0 =A1A0
A15 ~A12 B15 ~B12 A11 ~A8 B11 ~B8 A7 ~A4
B7 ~B4
A3 ~A0 B3 ~B0
加法器 的应用
1、8421 BCD码转换为余3码
余3码
S3 S2 S1 S0 C0-1 B3 =1 B2 =1 B1 =1 B0 =1
2、二进制并行加法/减法器
S3 S2 S1 S0 C3 A3 A2 A1 A0 A3 A2 A1 A0 BCD 码 C-1 B 3 B2 B1 B0 B3 B2 B1 B0 0 0 1 1
Ci-1
AiBi 0 1
00 0 1Fra Baidu bibliotek
01 1 0
11 0 1
10 1 0
Si 的卡诺图
0
0
0
1
1
0
1
1
0
0
Si m1 m2 m4 m7 Ai Bi Ci 1
Ci-1 AiBi 0 1 00 0 0 01 0 1 11 1 1 10 0 1
0
1
1
0
1
0
0
1
1
0
Ci 的卡诺图
中规模组合逻辑电路设计
中规模通用集成电路应用
二进制并行加法器 译码器
编码器 数据选择器
加法器
A=1101, B=1001，
计算A+B。 加法运算的基本规则： (1) 逢二进一。
1 1 0 1 + 1 0 0 1 1 0 0 1 1 0 1 1 0
用半加器实现
(2) 最低位是两个数最低位的叠加，不需考虑进位。 (3) 其余各位都是三个数相加，包括加数被、加数 和低位来的进位。 用全加器实现 (4) 任何位相加都产生两个结果：本位和、向高位 的进位。
Ci Ai Bi Ai Ci 1 Bi Ci 1
Si ≥1 & & & & & Ci ≥1 & &
1 Ai
1 Bi
1 Ci-1
用与或非门实现
先求Si和Ci。为此，合并值为0的最小项。
Ci-1 AiBi 0 1 00 0 1 01 1 0 11 0 1 10 1 0
Ci-1 AiBi 0 1 00 0 0 01 0 1 11 1 1 10 0 1
A3
B3
A2 B2
A1 B1
A0
B0
C0-1
特点：进位信号是由低位向高位逐级传递的，速度不高。
2、并行进位加法器（超前进位加法器） 本位进位生成项
Gi Ai Bi
本位运算结果 Pi Ai Bi
和表达式 进位表达式
S0 P0 C 01 C 0 G0 P0C 01
C3 A3 A2 A1 A0
被加数/被减数
加数/减数
加减控制
BCD码+0011=余3码
C0-1＝0时，B0=B，电路 执行A+B运算；当C0-1＝1 时，B1=B，电路执行A －B=A+B+1运算。
例3 用一个4位二进制并行加法器和六个与门设计一个 乘法器，实现A×B,其中A=a3a2a1,B= b2b1. 解 ：根据乘数和被乘数的取值范围，可知乘积范围处在0～ 21之间。故该电路应有5个输出，设输出用Z5 Z4 Z3 Z2 Z1 表示，两数相乘求积的过程如下：
加法器除用来实现两个二进制数相加外，还可 用来设计代码转换电路、二进制减法器和十进制加 法器等。
译码器
译 码 器 : 是 对具 有 特定 含 义的 输 入代 码 进 行 “翻译”，将其转化成相应的输出信号。 常见译码器有二进制译码器、二 - 十进制译码 器和数字显示译码器。
二进制译码器是:能将n个输入变量变换成2n个 输出函数，且输出函数与输入变量构成的最小项 具有对应关系的一种多输出组合逻辑电路。
P0 =1 & G0 P1 =1 & G1 P2 =1 & G2 P3 =1 & G3 & & & & & & & & & & ≥1 ≥1 ≥1
=1 C0 C1 =1
S0
A1 B1
S1
A2 B2
C2
=1
S2
=1
S3
A3 B3
≥1
超前进位发生器
C3
超集 前成 进二 位进 加制 法 4 器位
B F3 B4 Fc4 VCC 3 A3 A4 F4 16 74283 1 8
1 1 1 1 1 1 1 0 1 1
例1、用3-8线译码器74138和适当的与非门实现 全减器的功能。
解：列出真值表
Ai Bi Gi-1
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
Di Gi 0 0 1 1 1 1 0 1 1 0 0 0 0 0 1 1
1
1 1
0
1 1
1
0 1
0
0 1
1
1 1
Ci m3 m5 Ai Bi ( Ai Bi )Ci 1 Ai Bi
能否用两个半加器来实 现全加器功能？
由2个半加器构成一个全加器 An 半加器 ＝1 & 全加器
Bn
Sn = Cn-1 (An Bn)
Cn-1
＝1
&
Sn
1
Cn
用途: 计算机中的地址译码电路
二进制译码器常用类型:
2线— 4线译码器 3 线— 8线译码器 4 线— 16线译码器 型号: 74LS139 型号: 74LS138 型号: 74LS154
(1) 2 线— 4线译码器 A1 A0 画关于 Y0 的卡诺图 A1 A0 0 0 1 1 Y0 Y1 Y2 Y3
Si Ai Bi Ci 1 Pi Ci 1
Ci Ai Bi ( Ai Bi )C i 1 Gi Pi Ci 1
S1 P1 C 0 C1 G1 P1C 0 G1 P1G0 P1 P0C 01
4位超前进位加 法器递推公式
Gi Y 1 Y 2 Y 3 Y 7
Gi & & Di
Y 0 Y 1 Y 2 Y 3Y 4 Y 5 Y 6 Y 7 S3 二进制译码器 S2 74138
据此，可用两片4位二进制并行加法器和一个反相器实现给定 功能，逻辑电路图如图7.6所示。其中，片Ⅰ用来对两个1位十进 制数的余3码进行相加，片Ⅱ用来对相加结果进行修正。修正控 制函数为片Ⅰ的进位输出FC4，当FC4=0时，将片Ⅰ的"和"输出 送至片Ⅱ，并将其加上二进制数1101(即采用补码实现运算结果 减二进制数0011)；当FC4=1时，将片Ⅰ的"和"输出送至片Ⅱ， 并将其加上二进制数0011，片Ⅱ的"和"输出即为两余3码相加的" 和"数。
C n = AnBn+Cn-1(An Bn)
全加器的逻辑图和逻辑符号
Ai Bi Ci-1
=1
=1 & & & (a) 逻辑图
Si
Ai Bi Ci-1 Ai Bi Ci-1
FA (b) 曾用符号
Si Ci Si Ci
Ci
∑
CI CO
(c) 国标符号
用与门、或门实现
Si Ai Bi Ci 1 Ai Bi Ci 1 Ai Bi Ci 1 Ai Bi Ci 1
Si 的卡诺图
Ci 的卡诺图
Si Ai Bi Ci 1 Ai Bi Ci 1 Ai Bi Ci 1 Ai Bi Ci 1 Ci Ai Bi Ai Ci 1 Bi Ci 1
再取反，得：
Si Si Ai Bi Ci 1 Ai Bi Ci 1 Ai Bi Ci 1 Ai Bi Ci 1
加法器
实现多位二进制数相加的电路称为加法器。
1、串行进位加法器 构成：把n位全加器串联起来，低位全加器的进位输出连接 到相邻的高位全加器的进位输入。
C3 S3 C2 S2 C1 S1 C0 S0
CO ∑ CI CI CI
CO ∑ CI CI CI
CO ∑ CI CI CI
CO ∑ CI CI CI
加法器 小 结
能对两个1位二进制数进行相加而求得和及进位 的逻辑电路称为半加器。
能对两个1位二进制数进行相加并考虑低位来的 进位，即相当于 3 个 1 位二进制数的相加，求得和及 进位的逻辑电路称为全加器。 实现多位二进制数相加的电路称为加法器。按 照进位方式的不同，加法器分为串行进位加法器和 超前进位加法器两种。串行进位加法器电路简单、 但速度较慢，超前进位加法器速度较快、但电路复 杂。
0 1 0 1 0 1 0 1 d d
0 1 1 1 1 1 1 1 1 1
1 0 1 1 1 1 1 1 1 1
1 1 0 1 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1 1
1 1 1 1 0 1 1 1 1 1
1 1 1 1 1 0 1 1 1 1
1 1 1 1 1 1 0 1 1 1
Ci Ci Ai Bi Ai Ci 1 Bi Ci 1
Si Ai Bi Ci 1 Ai Bi Ci 1 Ai Bi Ci 1 Ai Bi Ci 1
Ci Ai Bi Ai Ci 1 Bi Ci 1
Ai Bi Ci -1 1 1 1 & ≥1 Ci & ≥1 Si
S 2 P2 C1 C 2 G2 P2C1 G2 P2G1 P2 P1G0 P2 P1 P0C 01 S 3 P3 C 2 C G P C G P G P P G P P PG P P P P C
C0-1 A0 B0