ARM中断类型及处理方式.

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不同CPU中断技术对比专题研究

不同CPU中断技术对比专题研究下面是本小组对不同CPU中断技术的研究列表。

CPU类型包括：ARM，8051和x86。

比较的方向包括：中断源中断申请方式、中断优先级管理方式、中断的处理过程、中断向量等。

1中断源中断申请方式续方式所请求。

EXTINT 寄存器为外部中断配制信号触发方式为电平触发或边沿触发，同时还配制信号触发极性。

为了确认电平中断，由于噪声滤波必须保持EXTINTn引脚上有效逻辑电平至少40ns。

b.外部中断屏蔽寄存器（EINTMASK）EXTMASK[23:4]分别对应外部中断23～4，等于1，对应的中断被屏蔽；等于0，允许外部中断。

EXTMASK[3:0]保留。

c.外部中断挂起寄存器(EINTPEND)中断挂起寄存器INTPND共有32位，前4位保留（因为EINT0—EINT3对应的挂起位在寄存器INTPND中），4~23位对应着一个中断源，当中断请求被响应的时候，相应的位会被设置为1。

在中断服务子程序中可以通过判断EINTPND来判断哪个中断在提起申请。

设都预先指定一个中断向量号，当CPU识别出某个设备请求中断并予以响应时，中断控制逻辑就将请求设备的中断向量号送给CPU，由中断向量号自动地引导到中断服务程序。

中断优先级管理ARM处理器中有7种类型的异常，按优先级从高到低的排列如下：复位异常（Reset）、数据异常（Data Abort）、快速中断异常（FIQ）、外部中断异常（IRQ）、预取异常（Prefetch Abort）、软件中断(SWI)、未定义指令异常（Undefinedinstruction）。

关于各种异常的具体介绍，详见附录2。

1.低优先级中断请求不能打断高优先级的中断服务；但高优先级中断请求可以打断低优先级的中断服务，从而实现中断嵌套。

2.如果一个中断请求已被响应，则同级的其他中断响应将被禁止。

3.如果同级的多个请求同时出现，则按CPU查询次序确定哪个中断请求被响应。

ARM的七种异常类型

ARM7支持六种操作模式：（1）用户模式（usr）：正常的程序执行状态（2）FIQ模式(fiq)：支持数据传送或通道处理（3）IRQ模式(irq)：用于通用的中断处理（4）管理模式(svc)：用于操作系统的保护模式（5）异常模式(abt)：数据或者指令预取异常时进入（6）无定义模式(und)：当无定义指令被执行时进入（7）软件控制，外部中断，异常处理都可以改变操作模式。

大部分的应用程序在用户模式下执行。

其他模式，比如管理模式，在中断、异常服务、或者访问被保护资源时进入。

ARM 的中央寄存器集是16 个用户寄存器R0 – R15。

这些寄存器均是32 位宽度，R0 – R12 没有其他特殊功能，寄存器R13 – R15在CPU中有特殊功能。

R13被用作栈指针（stack pointer,SP）。

R14被称为链接寄存器（link register, LR），当调用一个函数时返回地址被自动保存到链接寄存器，在函数返回时有效。

这使得快速进入和返回“叶”函数（不调用其他函数的函数）成为可能。

如果函数是分支的一部分（即该函数将调用另一个函数），链接寄存器必须入栈（R13）。

R15 是程序计数器（program counter, PC）。

有趣的是，许多指令也可以在R13 – R15中执行，就像它们是标准的用户寄存器。

ARM中断的问题ARM的七种异常类型－－－－－－－－－1> 复位异常2> 数据访问中止异常3> 快速中断请求异常4> 一般中断请求5> 预取指令异常6> 软件中断异常7> 未定义异常－－－－－－－－－－－－－－－－－－－－－－－－－问题：1> 为什么除了进入复位异常模式外，在别的异常处理模式中都允许FIQ中断？2> 数据访问中止异常的优先级大于 FIQ异常，为什么在数据访问异常处理模式中，还允许 FIQ中断？这样不就成了：在高优先级异常处理中允许低优先级的中断发生？即使这样，因为FIQ中断的优先级 < 数据异常中断优先级，也不会进入 FIQ中断处理程序啊，这样不就更没有用处了？？ARM体系的各种异常的分析（学习日记）- [ARM7TDMI]版权声明：转载时请以超链接形式标明文章原始出处和作者信息及本声明/logs/10669519.html1.复位异常（1）当内核的nRESET信号被拉低时，ARM处理器放弃正在执行的指令，当nRESET信号再次变高时，ARM处理器进行复位操作；（2）系统复位后，进入管理模式对系统进行初始化，复位后，只有PC（0x00000000）和CPSR （nzcvqIFt_SVC）的值是固定的，另外寄存器的值是随机的。

arm中断嵌套的原理

arm中断嵌套的原理摘要：1.引言2.arm 中断嵌套的原理2.1 arm 的中断向量表2.2 中断嵌套的实现2.3 中断嵌套的优点和应用3.arm 中断嵌套的实现3.1 硬件方面的支持3.2 软件方面的支持4.arm 中断嵌套的注意事项4.1 中断处理时间的考虑4.2 中断优先级的处理5.总结正文：在嵌入式系统中，中断处理是一个常见的功能。

ARM 处理器提供了丰富的中断处理功能，使得开发者可以灵活地处理各种中断事件。

中断嵌套是ARM 中断处理的一个重要特性，可以提高系统的响应速度和处理效率。

本文将详细介绍ARM 中断嵌套的原理、实现以及注意事项。

首先，我们需要了解ARM 中断嵌套的原理。

ARM 的中断向量表是一个关键概念。

中断向量表是一个存储中断向量地址的数组，用于快速定位和处理各种中断事件。

当有中断请求时，处理器会根据中断类型号在中断向量表中查找对应的中断向量地址，然后跳转到该地址执行中断处理程序。

中断嵌套的实现主要依赖于中断向量表的布局和中断处理程序的设计。

在一个系统中，可能会有多个中断源，它们的中断向量地址可能会相互重叠。

为了实现中断嵌套，我们需要保证中断向量表中的下一个中断向量地址在当前中断处理程序执行完毕之前可以被访问到。

这样，当一个中断请求到来时，处理器可以在当前中断处理程序执行完毕后，快速跳转到下一个中断向量地址，执行下一个中断处理程序。

中断嵌套的优点主要体现在可以提高系统的响应速度和处理效率。

例如，当一个外部中断请求到来时，处理器可以在执行当前中断处理程序的同时，响应外部中断请求，这样可以减少中断处理的时间。

此外，中断嵌套还可以实现中断优先级的功能，使得高优先级的中断请求能够更快地被处理。

要实现ARM 中断嵌套，需要硬件和软件两方面的支持。

在硬件方面，处理器需要支持中断嵌套，这通常需要处理器具有中断控制器，可以实现中断请求的排队和嵌套处理。

在软件方面，需要编写适当的中断处理程序，确保在当前中断处理程序执行完毕之前可以跳转到下一个中断向量地址。

ARM的异常处理学习笔记转贴

ARM 的异常处理学习笔记转贴ARM的异常处理这部分比较不好理解。

当异常中断发生时，系统执行完当前指令后，将跳转到相应的异常中断处理程序处执行。

当异常中断处理程序执行完成后，程序返回到发生中断指令的下条指令处执行。

在进入异常中断处理程序时，要保存被中断程序的执行现场，从异常中断处理程序退出时，要恢复被中断程序的执行现场。

1、引起异常的原因(1)、指令执行引起的异常软件中断、未定义指令(包括所要求的协处理器不存在是的协处理器指令)、预取址中止(存储器故障)、数据中止。

(2)、外部产生的中断复位、FIQ、IRQ。

2、ARM中异常中断的种类(1)、复位(RESET)a、当处理器复位引脚有效时，系统产生复位异常中断，程序跳转到复位异常中断处理程序处执行，包括系统加电和系统复位。

b、通过设置PC跳转到复位中断向量处执行称为软复位。

(2)、未定义的指令当ARM处理器或者是系统中的协处理器认为当前指令未定义时，产生未定义的指令异常中断，可以通过改异常中断机制仿真浮点向量运算。

(3)、软件中断这是一个由用户定义的中断指令(SWI)。

可用于用户模式下的程序调用特权操作指令。

在实时操作系统中可以通过该机制实现系统功能调用。

(4)、指令与取终止(Prefech Abort)如果处理器预取的指令的地址不存在，或者该地址不允许当前指令访问，当被预取的指令执行时，处理器产生指令预取终止异常中断。

(5)、数据访问终止(DATAABORT)如果数据访问指令的目标地址不存在，或者该地址不允许当前指令访问，处理器产生数据访问终止异常中断。

(6)、外部中断请求(IRQ)当处理器的外部中断请求引脚有效，而且CPSR的寄存器的I控制位被清除时，处理器产生外部中断请求异常中断。

系统中个外设通过该异常中断请求处7)、快速中断请求(FIQ) 理服务。

(当处理器的外部快速中断请求引脚有效，而且CPSR的F控制位被清除时，处理器产生外部中断请求异常中断。

ARM系统中触摸屏的中断处理方法.

ARM系统中触摸屏的中断处理方法摘要：实现了一种全集成可变带宽中频宽带低通滤波器，讨论分析了跨导放大器-电容(OTA—C)连续时间型滤波器的结构、设计和具体实现，使用外部可编程电路对所设计滤波器带宽进行控制，并利用ADS软件进行电路设计和仿真验证。

仿真结果表明，该滤波器带宽的可调范围为1～26 MHz，阻带抑制率大于35 dB，带内波纹小于0．5 dB，采用1．8 V电源，TSMC 0．18μm CMOS工艺库仿真，功耗小于21 mW，频响曲线接近理想状态。

关键词：Butte随着嵌入式微处理器性能的提高，集成的外围接口设备越来越多，而外围设备与处理器之间多采用中断方式进行通信，即使在没有操作系统的情况下，也常需要对多个外围设备的中断处理例程进行动态加载，从而实现对多个外围设备的集中动态管理。

同时，中断功能可以解决CPU内部运行速度远远快于外部总线速度而产生的等待延时问题。

因此，嵌入式微处理器的应用设计中，中断处理通常是系统的核心任务之一。

1 触摸屏(1)触摸屏简介随着多媒体信息查询的与日俱增，人们越来越关注触摸屏。

触摸屏具有坚固耐用、反应速度快、节省空间、易于交流等许多优点，作为一种最新的电脑输入设备，它是目前最简单、方便、自然的人机交互方式。

它赋予多媒体崭新的面貌，是极富吸引力的全新多媒体交互设备。

触摸屏由触摸检测部件和触摸屏控制器组成。

触摸检测部件安装在显示器屏幕前面，用于检测用户触摸位置，接收信息后送至触摸屏控制器；触摸屏控制器的主要作用是从触摸点检测装置上接收触摸信息，并将它转换成触点坐标后送给CPU，同时能接收CPU发来的命令并加以执行。

按照触摸屏的工作原理和传输信息的介质，触摸屏可以分为4种，即电阻式、电容感应式、红外线式以及表面声波式。

这里采用的是四线电阻屏。

(2)S3C2410A触摸屏控制器S3C2410A触摸屏的外接电路主要是控制上下两层导电层的通断情况以及取电压，取电压之后还需要将这个模拟量转换成数字量，这部分工作主要是靠S3C2410A芯片中的模数转换器来实现的。

ARM中断控制器

VIC是处于芯片外设和ARM内核之间的一个模块，对芯片所有外设中断进行管理，决定哪些中断源可以产生中断、产生哪种类型的中断以及中断后执行哪段服务程序。

ARM处理器内核具有两个中断输入：向量中断请求（IRQ)和快速中断请求（FIQ）。

向量中断控制器使用32个中断请求输入，可将其编程分配为FIQ或向量IRQ类型。

可编程分配机制意味着外设中断的优先级可动态分配和调整。

中断向量控制器的作用？答：ARM处理器内核本身只有FIQ和IRQ这2条中断输入信号线，只能接受2个中断源，而向量中断控制器就使LPC2000系列ARM具有正确快速处理多个外部中断事件的能力的模块。

快速中断请求具有最高优先级。

向量IRQ具有可编程的中断优先级。

特性：*ARM PrimeCell向量中断控制器 *映射到AHB地址空间以高速访问*支持32个向量IRQ *16个可编程的中断优先级*在每个可编程优先级内的硬件优先级固定 *硬件优先级屏蔽*任何中断都可分配为FIQ *软件中断功能中断源分配表向量中断控制器（VIC）具有32个中断请求输入，可将其编程分为3类：FIQ，向量IRQ和非向量IRQ。

可编程分配机制意味着不同外设的中断优先级可以动态分配并调整。

快速中断请求：具有最高优先级。

如果分配给FIQ的请求多余1个，VIC将中断请求“相或”后向ARM处理器产生FIQ信号，当只有一个中断被分配为FIQ时可实现FIQ的最短等待时间，因为FIQ服务程序只要简单的启动器件的处理就可以产生了。

但如果分配给FIQ级的中断多于一个，FIQ服务程序需要读取FIQ状态寄存器来识别产生中断请求的FIQ中断源。

向量IRQ具有中等优先级。

该级别可分配32个请求中的16个。

32个请求中的任意一个中断都可分配到16个向量IRQsolt中的任意一个，其中slot0具有最高优先级，而solt15则为最低优先级。

非向量IRQ中断的优先级最低VIC将所有的中断向量和非向量IRQ相或，向ARM处理器产生IRQ信号。

异常及中断处理

一．ARM异常中断处理概述1、中断的概念中断是一个过程，是CPU在执行当前程序的过程中因硬件或软件的原因插入了另一段程序运行的过程。

因硬件原因引起的中断过程的出现是不可预测的，即随机的，而软中断是事先安排的。

2、中断源的概念我们把可以引起中断的信号源称之为中断源。

3、中断优先级的概念ARM处理器中有7种类型的异常，按优先级从高到低的排列如下：复位异常（Reset）、数据异常（Data Abort）、快速中断异常（FIQ）、外部中断异常（IRQ）、预取异常（Prefetch Abort）、软件中断(SWI)和未定义指令异常（Undefined instruction）二．ARM体系异常种类下面是ARM的7种异常当异常发生时，处理器会把PC设置为一个特定的存储器地址。

这一地址放在被称为向量表（vector table）的特定地址范围内。

向量表的入口是一些跳转指令，跳转到专门处理某个异常或中断的子程序。

当异常产生时, ARM core:拷贝CPSR 到SPSR_<mode>设置适当的CPSR 位：改变处理器状态进入ARM 状态改变处理器模式进入相应的异常模式设置中断禁止位禁止相应中断(如果需要)保存返回地址到LR_<mode>设置PC 为相应的异常向量返回时, 异常处理需要:从SPSR_<mode>恢复CPSR从LR_<mode>恢复PCNote:这些操作只能在ARM 态执行.当异常发生时，分组寄存器r14和SPSR用于保存处理器状态，操作伪指令如下。

R14_<exception_mode> = return linkSPSR_<exception_mode> = CPSRCPSR[4∶0] = exception mode numberCPSR[5] = 0 /*进入ARM状态*/If <exception_mode> = = reset or FIQ thenCPSR[6] = 1 /*屏蔽快速中断FIQ*/CPSR[7] = 1 /*屏蔽外部中断IRQ*/PC = exception vector address异常返回时，SPSR内容恢复到CPSR，连接寄存器r14的内容恢复到程序计数器PC。

ARM自举程序的中断管理机制

自举程序是操作系统内核或用户应用程序运行
之前，首先必须运行的汇编语言编写的一段程序代
码Ｉ，２பைடு நூலகம்主要包括ＣＵ内部各个关键的寄存器、Ｐ配置外围硬件电路相关寄存器、系统存储器、栈和中堆断向量表等初始化，准备好高级语言编写的软件并的运行环境，然后跳转到一般由高级语言编写的主函数的应用程序代码去执行，成系统设计所要求完
广泛。
的７种异常向量地址ＯＯ０ｌ。ＳＣ４Ｏｘ０～ｘＣ３４ＢＸ还规定了ＥＮＯ到ＩＴＡＤＩＴＮ＿Ｃ等２６个中断源的中断向量
地址０２０ｃ，且这２ｘ０～ｘ０而６个中断向量仅在ＩＱＲ向量模式下有效。向量表中的向量地址是不连续的，未列出的向量地址保留待后用。在中断或异常发生时，３４ＢＸ硬件逻辑将ＳＣ４Ｏ
０引言
采用中断方式克服了ＣＵ查询等待的缺点，Ｐ提
（）１硬件固有的中断向量表ＡＭＴＭＲ７ＤＩ内核规定了复位、定义指令、未软件中断、预取中止、数据中止、ＲＩＱ中断和ＦＱ中断Ｉ
高了ＣＵ的效率，此在嵌人式系统中应用很Ｐ因
摘
要：给出了于ＳＣ４Ｏ基３４ＢＸ开发板启动代码中的中断管理机制，给出了构造硬件固有中断

interrupt arm中断与异常.ppt

(half bottom)
➢ 上半部会立即被内核执行（now主要讲） 2020/4➢/17下半部的执行可以被延嵌迟入，式O可S 以在系统不太繁忙时执 6
❖ 允许不同类型中断的嵌套发生，这样能使更多的 I/O设备处于忙状态
❖ 尽管内核在处理一个中断时可以接受一个新的中断，但在内核代码中还在存在一些临界区，在临界区中，中断必须被禁止
其次，如果interrupt context A由于阻塞或是其他原因睡眠，外界对系统的响应能力将变得不可忍受
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4 ，那么interrupt context A和B的关系又如何呢？
由于可能在interrupt context的某个步骤打开了CPU的IF flag标
I and F 位是中断禁止位 M0, M1, M2, M3 and M4 位是模式位
开关中断
include/asm-arm/assembler.h
Interrupts are disabled when the I bit in the CPSR is set. If the I bit is clear, ARM checks for an IRQ at instruction boundaries.
中断和异常
李春杰
为什么会有中断
❖ 内核的一个主要功能就是处理硬件外设I/O ➢ 处理器速度一般比外设快很多 ➢ 内核必须处理其他任务，只有当外设真正完成了准备好了时CPU才转过来处理外设IO ➢ IO方式：轮询、中断、DMA等 ➢ 轮询方式效率不高
➢ 中断机制就是满足上述条件的一种解决办法
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主要内容

arm异常处理 el级别

arm异常处理 el级别ARM异常处理 EL级别ARM处理器是一种广泛应用于嵌入式系统和移动设备的处理器架构。

在ARM架构中，异常处理是一种重要的机制，用于处理硬件或软件引发的异常情况。

其中，EL级别异常（Exception Level）是ARM处理器中一种特殊的异常级别，本文将详细介绍EL级别异常处理的相关内容。

一、EL级别异常概述在ARM处理器中，异常分为四个级别：EL0、EL1、EL2和EL3。

EL0是用户级别，用于运行应用程序；EL1是内核级别，用于操作系统内核的运行；EL2和EL3是虚拟化扩展级别，用于虚拟化和安全扩展。

EL级别异常是指在特定级别下发生的异常情况。

二、EL级别异常分类EL级别异常主要分为同步异常和中断异常两类。

1. 同步异常同步异常是指由当前指令执行引起的异常，包括：- 未定义指令异常：执行未定义的指令时触发的异常。

- 系统调用异常：执行系统调用指令（例如Linux中的int 0x80）时触发的异常。

- 中止异常：执行中止指令（例如ARM的bkpt指令）时触发的异常。

- 数据访问异常：读写未映射内存、权限不足或对只读内存进行写操作时触发的异常。

2. 中断异常中断异常是指由外部中断或定时器中断引起的异常，包括：- 外部中断：来自外部设备的中断信号，如键盘输入、网络数据到达等。

- 定时器中断：由定时器触发的周期性中断信号。

三、EL级别异常处理流程EL级别异常处理的基本流程如下：1. 异常触发当发生同步异常或中断异常时，ARM处理器会自动进入异常模式，并切换到相应的EL级别。

2. 异常处理器异常处理器是用于处理异常的特殊代码段，通常由操作系统提供。

在异常模式下，ARM处理器会跳转到异常处理器的入口地址。

3. 异常处理异常处理器根据异常类型进行相应的处理，可能包括：- 保存当前上下文：将当前被打断的程序状态保存到特定的寄存器或栈中，以便在异常处理完成后能够恢复执行。

- 处理异常原因：根据异常类型进行相应的处理，如处理未定义指令异常、权限异常等。

ARM异常中断以及对ARM异常返回地址的分析

处理器动作：执行完当前指令后，进入中断异常 R14_irq = address of next instruction to be executed + 4; SPSR_irq = CPSR; …. …. If high vectors configured then PC = 0xFFFF0018 Else PC = 0x00000018
返回地址：SUBS PC,R14,#8 返回地址分析：当进入异常时，R14_abt = address of the aborted instruction + 8
所以要返回到有问题的指令处重新执行，所以返回的地址为 R14-8 IRQ 中断异常：
产生原因：当处理器的外部中断请求引脚有效，且 CPSR 寄存器的 I 控制位被清除时，处理器产生外部中断 IRQ 异常。
是因为当前指令即引起软件异常中断的指令执行后所引起的，说明当前指令已近执行，当从
中断返回时，执行的指令应该是当前指令的下一条指令，即待执行指令的地址应该是 0x3004, 而 R14 中存放的即为 0x3004,所以返回时使用将 R14 的值直接赋给 PC 即可。
指令预期中止异常：发生原因：若在指令预取阶段遇到无效指令时，系统存储器将该预取的指令标记为无
效指令，当处理器试图去执行这一条被标记为预取无效的指令时，将产生指令预取中止异常，注意若处理器没有执行无效指令时将不会产生异常中断（在流水线中存在一条分支指令，导致该非法指令没有执行，将不会产生该异常）。
处理器动作： R14_abt = address of the aborted instruction + 4 SPSR_abt = CPSR ….. …..
2、各异常分析
举个小例子，下面是一段 ARM 汇编代码：（后面的返回地址分析中将会用到此图）

arm处理器异常模式有哪些

arm 处理器异常模式有哪些
ARM 处理器异常处理
所谓异常就是正常的用户程序被暂时中止，处理器就进入异常模式，例如响应一个来自外设的中断，或者当前程序非法访问内存地址都会进入相应异常模式。

1.1.1 异常分类
（1）复位异常
当CPU 刚上电时或按下reset 重启键之后进入该异常，该异常在管理模式下处理。

（2）一般/快速中断请求
CPU 和外部设备是分别独立的硬件执行单元，CPU 对全部设备进行管理和资源调度处理，CPU 要想知道外部设备的运行状态，要幺CPU 定时的去查看外部设备特定寄存器，要幺让外部设备在出现需要CPU 干涉处理时打断CPU，让它来处理外部设备的请求，毫无疑问第二种方式更合理，可以让CPU 专心去工作，这里的打断操作就叫做中断请求，根据请求的紧急情。

arm处理器异常中断响应过程

arm处理器异常中断响应过程ARM处理器是一种广泛应用于移动设备、嵌入式系统和服务器等领域的处理器架构。

在运行过程中，处理器可能会遇到各种异常情况，如访问非法内存、除零错误等。

当这些异常发生时，ARM处理器需要做出相应的中断响应，以保证系统的稳定性和安全性。

ARM处理器异常中断响应的过程可以分为异常触发、异常处理和恢复执行三个阶段。

首先是异常触发阶段。

当处理器在执行指令时，发生了某种异常情况，例如访问了非法的内存地址，处理器会立即检测到异常，并将当前指令的状态保存起来。

同时，处理器会根据异常类型，确定异常向量的地址，将控制转移到异常向量所指向的地址处。

接下来是异常处理阶段。

当处理器进入异常向量所指向的地址时，会执行相应的异常处理程序。

这个程序通常是由操作系统或应用程序提供的，用于处理不同类型的异常。

在异常处理程序中，可以进行一系列的操作，例如保存现场、记录异常信息、处理异常原因等。

处理程序还可以根据需要选择继续执行或终止当前指令。

最后是恢复执行阶段。

在异常处理程序执行完毕后，处理器会根据异常返回地址，将控制权返回到引发异常的指令处，继续执行后续指令。

在返回之前，处理器可能会进行一些必要的恢复操作，如恢复现场、清除异常状态等。

这样，系统就可以继续正常运行，不受异常的影响。

需要注意的是，ARM处理器还提供了一些特殊的异常处理方式，如中断（Interrupt）和陷阱（Trap）。

中断是外部设备触发的异常，用于异步事件的处理，例如外部设备的输入输出请求。

陷阱是由程序主动触发的异常，用于实现系统调用和调试功能。

这些异常的触发和处理方式与一般异常略有不同，但整体的处理过程仍然符合前述的异常中断响应流程。

在ARM处理器中，异常中断响应是保证系统正常运行和异常处理的关键环节。

通过合理的异常处理程序和恢复机制，可以有效地应对各种异常情况，提高系统的可靠性和稳定性。

同时，开发人员也需要根据具体应用场景和需求，灵活地配置和调整异常处理方式，以满足不同的需求。

ARM Linux对中断的处理

int (*set_wake)(unsigned int irq, unsigned int on);
void (*bus_lock)(unsigned int irq);
void (*bus_sync_unlock)(unsigned int irq);
/* Currently used only by UML, might disappear one day.*/
kstat_irqs: irq stats per cpu
irq_2_iommu: iommu with this irq
handle_irq:高层的irq时间处理程序（如果为NULL，则默认调用__do_IRQ()）
chip:底层的中断硬件访问，指向PIC对象（irq_chip结构），它服务于IRQ线，Linux中断管理系统使用该成员来进行中断控制器的访问。
struct proc_dir_entry *dir;
#endif
const char *name;
}____cacheline_internodealigned_in_smp;
irq_desc结构体（中断描述符）中各个字段说明：
irq:中断描述符的中断号
timer_rand_state: pointer to timer rand state struct
#endif
irq_flow_handler_t handle_irq;
struct irq_chip *chip;
struct msi_desc *msi_desc;
void *handler_data;
void *chip_data;
struct irqaction *action; /* IRQ action list */

ARM中断程序的原理和实现

ARM中断程序的原理和实现中断是计算机系统中的一种强制性事件，它能够暂停正在执行的程序，并立即转移到一个特殊的处理程序上去执行。

ARM架构的处理器也支持中断机制，为了正确处理中断，ARM定义了一套中断处理的规范和流程。

本文将介绍ARM中断的原理和实现。

一、ARM中断的原理1. 中断请求（Interrupt Request, IRQ）：外部设备或其它条件触发的一种中断请求信号，用于向处理器报告需要进行中断处理的事件。

2. 中断服务例程（Interrupt Service Routine，ISR）：是一段特殊的程序代码，用于处理中断事件。

当中断被触发后，处理器会跳转到对应的中断服务例程中执行，完成相应的中断处理逻辑。

3. 中断控制器（Interrupt Controller）：负责接收处理器的中断请求，并将其派发给对应的中断服务例程。

1.外设或其它条件触发中断请求，发送中断信号给中断控制器。

2.中断控制器接收到中断请求后，对中断请求进行优先级判断，确定哪个中断请求最先被处理。

3.中断控制器将中断请求发送给处理器，并将处理器的执行流转移到中断服务例程上。

4.处理器执行中断服务例程，处理相应的中断事件。

5.中断服务例程执行完毕后，处理器返回到中断发生前的状态，继续执行原程序。

二、ARM中断的实现1.配置中断控制器ARM架构提供了多种中断控制器，如VIC（Vectored Interrupt Controller）和GIC（Generic Interrupt Controller）等。

具体的中断控制器的选择和配置方式根据具体的处理器和系统架构而定。

配置中断控制器的基本步骤如下：（1）开启中断：通过设置相关的寄存器，使能中断功能。

（2）配置中断优先级：对不同中断请求进行优先级的设置，确保高优先级的中断能够被及时处理。

（3）分配中断服务例程：将不同的中断请求与相应的中断服务例程关联起来，当中断请求触发时，中断服务例程能够被正确执行。

ARMCortex-M3权威指南-中断和异常（2）

ARMCortex-M3权威指南-中断和异常（2）中断和异常它⽀持16-4-1=11 种系统异常（同步）（保留了 4+1 个档位），外加 240 个外部中断输⼊（异步）。

在 CM3 中取消了 FIQ 的概念（v7 前的ARM 都有这个 FIQ，快中断请求），这是因为有了更新更好的机制——中断优先级管理以及嵌套中断⽀持，它们被纳⼊ CM3 的中断管理逻辑中。

因此，⽀持嵌套中断的系统就更容易实现 FIQ。

虽然 CM3 是⽀持 240 个外中断的，但具体使⽤了多少个是由芯⽚⽣产商决定。

CM3还有⼀个NMI（不可屏蔽中断）输⼊脚。

当它被置为有效（assert）时， NMI 服务例程会⽆条件地执⾏。

NMI 究竟被拿去做什么，还要视处理器的设计⽽定。

在多数情况下， NMI 会被连接到⼀个看门狗定时器，有时也会是电压监视功能块，以便在电压掉⾄危险级别后警告处理器。

向量表当 CM3 内核响应了⼀个发⽣的异常后，对应的异常服务例程(ESR)就会执⾏。

为了决定 ESR 的⼊⼝地址， CM3 使⽤了“向量表查表机制”。

这⾥使⽤⼀张向量表。

向量表其实是⼀个 WORD（32 位整数）数组，每个下标对应⼀种异常，该下标元素的值则是该 ESR 的⼊⼝地址。

向量表在地址空间中的位置是可以设置的，通过 NVIC 中的⼀个重定位寄存器来指出向量表的地址。

在复位后，该寄存器的值为 0。

因此，在地址 0 处必须包含⼀张向量表，⽤于初始时的异常分配。

举个例⼦，如果发⽣了异常 11（SVC），则 NVIC 会计算出偏移移量是11x4=0x2C，然后从那⾥取出服务例程的⼊⼝地址并跳⼊。

要注意的是这⾥有个另类： 0 号类型并不是什么⼊⼝地址，⽽是给出了复位后MSP 的初值。

CM3允许向量表重定位即从其它地址处开始执⾏各异常向量。

这些地址对应的区域可以是代码区，但也可以是 RAM 区。

在 RAM区就可以修改向量的⼊⼝地址了。

为了实现这个功能， NVIC中有⼀个寄存器，称为“向量表偏移量寄存器”（在地址 0xE000_ED08 处），通过修改它的值就能定位向量表。

arm中断向量表的作用及工作原理

arm中断向量表的作用及工作原理
作用：
中断向量表在嵌入式系统和计算机体系结构中扮演着关键角色，其主要作用是存储了各个中断源对应的中断服务程序的入口地址。

当CPU接收到外部或内部产生的中断请求时，它会根据中断控制器传递过来的中断号，从预先定义好的中断向量表中查找到与该中断号对应的那个条目，这个条目中存放的就是ISR的地址。

工作原理：
1.中断触发：当一个中断事件发生时，硬件设备或内部逻辑会发出中断请求信号给中断控制器。

2.中断识别与优先级处理：中断控制器接收请求后，会按照优先级进行仲裁，确定最高优先级的中断并将其中断号发送给CPU。

3.中断响应：CPU停止当前执行的任务，保存现场，然后读取中断向量表中的相应位置。

4.跳转至ISR：根据中断号在中断向量表中找到对应的地址，并执行该地址处的指令，通常这个地址包含的是跳转指令，使得CPU 跳转到相应的中断服务程序的起始地址开始执行。

5.中断服务：ISR负责处理中断请求，执行相应的错误处理、数据交换或者任务调度等操作。

6.中断返回：当ISR执行完毕后，通过特定的指令序列恢复现场，清除中断标志位，并通过中断返回指令回到被中断的正常程序流程继续执行。

第9章异常中断处理

Undef handler outside 32MBytes branch instruction range
SWI Exception handler placed on applicable address boundary
IRQ handler within 32MBytes Branch instruction range
14
向量表指令
0xFFFFFFFF
0x30008000
0x30000000
> 32 Mbytes
0x2000000
< 4 Kbytes
0x1000 0xFFC
0x1C 0x18
Undef Handler SWI Handler
IRQ Handler 0x30008000 FIQ Handler B IRQ_handler
20
软中断
用户程序 (C/ASM)
SWI 0x01
向量表
SWI 处理程序 (ASM)
SWI 处理程序
(C)
用户程序调用 SWI
SWI 中断处理程序包含汇编部分和可选用的 C 部分
AAsssseemmbbllee LLanguaaggee ooffAARRMM
（可选）
21
9.4.2 SWI异常中断调用
未定义指令中止模式（und）系统模式（sys）
描述
正常程序执行的模式
用于高速数据传输或通道处理
用于通用的中断处理
供操作系统使用的保护模式（复位或软中断）
当数据或指令预取终止时进入该模式，可用于虚拟存储及存储保护。当未定义的指令执行时进入该模式，可用于支持通过软件仿真硬件的协处理器。
用于运行具有特权级的操作系统任务。