集成电路版图设计电路设计微电子工艺IC芯片笔试面试题目-----超全了

集成电路设计基础（工艺、版图、流程、器件）

1、什么叫Latchup，如何预防闩锁效应?（仕兰、科广试题）

Q1为一纵向PNP BJT, 基极(base)是nwell, 基极到集电极(collector)的增益可达数百倍；Q2是一横向的NPN BJT，基极为P substrate，到集电极的增益可达数十倍；Rwell是nwell的寄生电阻；Rsub是substrate电阻。

以上四元件构成可控硅（SCR）电路，当无外界干扰未引起触发时，两个BJT 处于截止状态，集电极电流是C-B的反向漏电流构成，电流增益非常小，此时Latch up不会产生。当其中一个BJT的集电极电流受外部干扰突然增加到一定值时，会反馈至另一个BJT，从而使两个BJT因触发而导通，VDD至GND（VSS）间形成低抗通路，Latch up由此而产生。

产生Latch up 的具体原因：

• 芯片一开始工作时VDD变化导致nwell和P substrate间寄生电容中产生足够的电流，当VDD变化率大到一定地步，将会引起Latch up。

• 当I/O的信号变化超出VDD-GND（VSS）的范围时，有大电流在芯片中产生，也会导致SCR的触发。

• E SD静电加压，可能会从保护电路中引入少量带电载子到well或substrate中，也会引起SCR的触发。

• 当很多的驱动器同时动作，负载过大使power和gnd突然变化，也有可能打开SCR的一个BJT。

• Well 侧面漏电流过大。

消除“Latch-up”效应的方法：

版图设计时：

①为减小寄生电阻Rs和Rw，版图设计时采用双阱工艺、多增加电源和地

接触孔数目，加粗电源线和地线，对接触进行合理规划布局，减小有害

的电位梯度；

②避免source和drain的正向偏压；

③使用Guard ring: P+ ring环绕nmos并接GND；N+ ring环绕pmos并接

VDD，一方面可以降低Rwell和Rsub的阻值，另一方面可阻止载流子到达BJT的基极。如果可能，可再增加两圈ring；

④Substrate contact和well contact应尽量靠近source,以降低Rwell和Rsub

的阻值；

⑤使nmos尽量靠近GND，pmos尽量靠近VDD，保持足够的距离在pmos

和nmos之间以降低引发SCR的可能；

⑥除在I/O处需采取防Latch up的措施外，凡接I/O的内部mos 也应圈

guard ring；

⑦I/O处尽量不使用pmos(nwell)。

工艺设计时：

降低寄生三极管的电流放大倍数：以N阱CMOS为例，为降低两晶体管的放大倍数，有效提高抗自锁的能力，注意扩散浓度的控制。为减小寄生PNP管的寄生电阻Rs，可在高浓度硅上外延低浓度硅作为衬底，抑制自锁效应。工艺上采用深阱扩散增加基区宽度可以有效降低寄生NPN管的放大倍数；

具体应用时：使用时尽量避免各种串扰的引入，注意输出电流不易过大。

器件外部的保护措施•低频时加限流电阻（使电源电流<30mA）•尽量减小电路中的电容值。（一般C<0.01μF）

2、什么是天线效应

在芯片生产过程中，暴露的金属线或者多晶硅(polysilicon)等导体，就象是一根根天线，会收集电荷（如等离子刻蚀产生的带电粒子）导致电位升高。天线越长，收集的电荷也就越多，电压就越高。若这片导体碰巧只接了MOS 的栅，那么高电压就可能把薄栅氧化层击穿，使电路失效，这种现象我们称之为“天线效应”。随着工艺技术的发展，栅的尺寸越来越小，金属的层数越来越多，发生天线效应的可能性就越大。

[编辑本段]天线效应的产生机理

在深亚微米集成电路加工工艺中，经常使用了一种基于等离子技术的离子刻蚀工艺（plasma etching）。此种技术适应随着尺寸不断缩小，掩模刻蚀分辨率不断提高的要求。但在蚀刻过程中，会产生游离电荷，当刻蚀导体（金属或多晶硅）的时候，裸露的导体表面就会收集游离电荷。所积累的电荷多少与其暴露在等离子束下的导体面积成正比。如果积累了电荷的导体直接连接到器件的栅极上，就会在多晶硅栅下的薄氧化层形成F-N 隧穿电流泄放电荷，当积累的电荷超过一定数量时，这种F-N 电流会损伤栅氧化层，从而使器件甚至整个芯片的可靠性和寿命严重的降低。在F-N 泄放电流作用下，面积比较大的栅得到的损伤较小。因此，天线效应（Process Antenna Effect，PAE），又称之为“等离子导致栅氧损伤（plasma induced gate oxide damage，PID）”。

[编辑本段]天线效应的消除方法

1）跳线法。又分为“向上跳线”和“向下跳线”两种方式，如图2（b）所示。跳线即断开存在天线效应的金属层，通过通孔连接到其它层（向上跳线法接到天线层的上一层，向下跳线法接到下一层），最后再回到当前层。这种方法通过改变金属布线的层次来解决天线效应，但是同时增加了通孔，由于通孔的电阻很大，会直接影响到芯片的时序和串扰问题，所以在使用此方法时要严格控制布线层次变化和通孔的数量。

在版图设计中，向上跳线法用的较多，此法的原理是：考虑当前金属层对栅极的天线效应时，上一层金属还不存在，通过跳线，减小存在天线效应的导体面积来消除天线效应。现代的多层金属布线工艺，在低层金属里出现PAE 效应，一般都可采用向上跳线的方法消除。但当最高层出现天线效应时，采用什么方法呢？这就是下面要介绍的另一种消除天线效应的方法了。

2）添加天线器件，给“天线”加上反偏二极管。如图2（c）所示，通过给直接连接到栅的存在天线效应的金属层接上反偏二极管，形成一个电荷泄放回路，累积电荷就对栅氧构不成威胁，从而消除了天线效应。当金属层位置有足够空间时，可直接加上二极管，若遇到布线阻碍或金属层位于禁止区域时，就需要通过通孔将金属线延伸到附近有足够空间的地方，插入二极管。

3）给所有器件的输入端口都加上保护二极管。此法能保证完全消除天线效应，但是会在没有天线效应的金属布线上浪费很多不必要的资源，且使芯片的面积增大数倍，这是VLSI 设计不允许出现的。所以这种方法是不合理，也是不可取的。

4）对于上述方法都不能消除的长走线上的PAE，可通过插入缓冲器，切断长线来消除天线效应。

在实际设计中，需要考虑到性能和面积及其它因素的折衷要求，常常将法1、法2 和法4 结合使用来消除天线效应。

2、什么叫窄沟效应?