N分频器分析与设计
(完整版)N分频器分析与设计
一、实验目的掌握 74190/74191 计数器的功能，设计可编程计数器和N 分频器，设计 (N-1/2)计数器、分频器。
二、实验原理分频是对输入信号频率分频。
1、 CD4017逻辑功能Cp0 Cp1 Rd Q9-Q1 CoX X 1 0（ Q0=1）0↑0 0 每个时钟分别从Q0-Q9一个周期高电1(Q0-Q4=1 时 ) 平信号0 0 每个时钟分别从Q0-Q9一个周期高电0(Q5-Q9=1 时 )↓平信号0 X 0 保持X 1 0 保持2、 74190/74191 逻辑功能U’ / Q2 Q1 Q0 器件Cp1 S’LD’D3 D2 D1 D0 n+1Q3n+1 n+1D n+174190X X 0 X D3 D2 D1 D0 D3 D2 D1 D0 (1)74190 Q Q Q ↑ 1 1 X X X X X Q3n1n 0n (1) 2n74190↑010X X X X8421BCD加计数74190 ↑0 1 1 X X X X 8421BCD减计数74191 ↑0 1 0 X X X X 四位二进制加计数74191 ↑0 1 1 X X X X 四位二进制减计数3、集成计数器级联当所需计数器模数超过所选计数器最大计数状态时，需要采取多片计数器级联。
方法分为异步级联和同步级联。
4、集成计数器的编程在集成计数器的时序基础上，外加逻辑门电路等，反馈集成计数器的附加功能端，达到改变计数器时序的目的。
可采用复位编程和置数编程两种。
5、多片 74190/74191 计数器级联可根据具体计数需求和增减需求，选用74190 或 74191，选择不同功能、同步或异步设计等。
6、 74190/74191 计数器编程由于没有复位端，因此只能使用置数编程，置数端置为0 即可异步置数。
可根据需求设计 N 进制加法或减法计数器。
N与译码逻辑功能如下。
N 2 3 4 5 6 LD’(Q1n) ’(Q1n Q0n) ’(Q2n ) ’(Q2n Q0n) ’(Q2n Q1n) ’7 8 9 10 11n n n n’n n’n n’nnn(Q2 Q1Q0 ) ’(Q3 ) (Q3 Q0) (Q3 Q1) (Q3 Q1Q0 ) ’N 12 13 14 15 16LD’n n’nnn nn n nn nn’ 1 (Q3 Q2) (Q3 Q2Q0 ) ’(Q3 Q2Q1 ) ’(Q3 Q2Q1Q0)7、 74191 组成 (N-1/2)分频器电路如下图：U5AU315 A QA 31 2B QB106 4011BD_5VC QC9 72 D QDVDDU7A4 ~CTEN5V~1PR11U4A~LOAD135~RCO4~U/D121J1Q1514MAX/MIN 1CLK1CLK16 1K~1Q144030BD_5V74191N~1CLR37476N计数器的两个循环中， 一个循环在 Cp 的上升沿翻转； 另一个是在 Cp 的下降沿翻转， 使计数器的进制减少 1/2 ，达到 (N-1/2) 分频。
一种小数分频器的设计及性能分析
２ 电路 结 构
该 电路的主要结构为控 制器控制 ２ 个分频器 ， 即分频器 ｌ 和 分频器２同一 时刻只能有一个分频器进行工作 ， ， 具体由控 制器确
收稿 日期 ： ０ —１ — ２ ６ ２ ０ ２ ５
术， 进一步 降低输出时钟 的占空 比误差 和抖动 ， 方法如下 ：
定某一特定 时间段 内， 分频器 １ 工作 了Ｎ１分频器２ ， 工作了Ｎ２ ， 次
则有 ：
丝 ： ！ １＋ Ⅳ± ２ Ⅳ 丝 ２ ±！
：
＋ Ⅳ １＋ Ⅳ
当 Ｎ 和 ＮΒιβλιοθήκη 取不同的正整数 时， 从 ／ （ Ｎ＇ Ｎ ＋ ）可以得到任意
一
个小 数 ，就 可 以从 理 论上 实现 任 意分 频 比的 分频 。 由于
维普资讯
经 验 交 流
Ｔｅ ｈｎ ｃ ｌＣｏｍｍ ｕ ｃ ｉ ｓ ｃ ｉ ａ ｎｉａｔ ｏｎ
《 自动 化 技 术 与 应 用 》２ ０７年第 ２ ０ ６卷第 ０ ９期
一
种 小 数 分 频 器 的 设 计 及 性 能 分 析
王广义 １ ，赵 卫 华 ，赵 艳 秋 ２
１ 引言
在数字逻辑 电 路设计 中， 分频器是一种基 本电路。通常用来
对某个给定频率进行分频 到所需的频率 ， 得 同时， 对所得 到的频率
定， 分频器 ｌ ２ 和 的输 出控制控 制器的输出 ， 控制器为一个 串行加
法器 ， 串行加法器 的位数 由分频比的小数部分确定 ， 图 ｌ 如 。
２ ｃ ｏ ｌｏ ｏ ｕｅ ｎ ｉｅｒ ｇ ，Ｑ ｎ ｄ ｏ Ｔ ｃ ｎ ｌ ｉａ ｉｅｓ ｙ ｉｇ ａ ６ ０ ３ Ｃ ｉａ ．Ｓ ｈ ｏ ｆＣ ｍｐ ｔｒ Ｅ ｇｎ ｉ ｎ ｉｇ ａ ｅｈ ｏｏ ｃｌＵｎｖ ｒ ｔ ，Ｑ ｎ ｄ ｏ ２６ ３ ｈｎ ） ｇ ｉ 一
数字式频率计设计
数字式频率计的设计摘要在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量显得更为重要。
数字频率计是近代电子技术领域的重要测量工具之一，同时也是其他许多领域广泛应用的测量仪器。
数字频率计是在规定的基准时间内把测量的脉冲数记录下来，换算成频率并以数字形式显示出来。
数字频率计用于测量信号（方波，正弦波或其他周期信号）的频率，并用十进制数字显示，它具有精度高，测量速度快，读数直观，使用方便等优点。
测量频率的方法有多种，其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点。
本次设计的数字频率计以555为核心，采用直接测频法测频，能够测量正弦波、三角波、锯齿波、矩形波等。
根据显示的频率范围，用4片10进制的计数器构成1000进制对输入的被测脉冲进行计数；根据输入信号的幅值要求，所以要经过衰减与放大电路进行检查被测脉冲的幅值；由于被测的波形是各种不同的波，而后面的闸门或计数电路要求被测的信号必须是矩形波，所以还需要波形整形电路，通过这些整体要求，由显示部分，计数部分，逻辑控制部分，时基电路部分，构成简易的频率计的设计。
目录一．设计任务和要求 (3)1.设计任务 (3)2.设计要求 (3)二．系统设计 (4)1.系统要求 (4)2. 方案设计 (5)3.系统工作原理 (6)三．单元电路设计 (8)1.时基电路部分 (8)2.计数显示部分电路 (11)3.控制电路设计如下 (14)四．电路仿真分析 (15)五．元器件的选择及参数确定 (17)1.电路调试 (17)2系统功能及性能测试 (18)3.电路安装 (20)4.调试 (21)参考文献 (25)总结及体会 (26)附录 (28)一．设计任务和要求1.设计任务设计一个数字式频率计。
2.设计要求1、能够测量正弦波、三角波、锯齿波、矩形波等周期性信号的频率；2、能直接用十进制数字显示测得的频率；3、频率测量范围：1HZ—10KHZ且量程能自动切换；4、输入信号幅度范围为0.5—5V，要求仪器自动适应5、测量时间：t≼1.5s6、电源：220V/50HZ的工频交流电供电；（注：直流电源部分仅完成设计即可，不需制作，用实验室提供的稳压电源调试，但要求设计的直流电源能够满足电路要求）7、按照以上技术要求设计电路，绘制电路图，对设计的电路用Multisim或OrCAD/PspiceAD9.2进行仿真，用万用板焊接元器件，制作电路，完成调试、测试，撰写设计报告。
分频器的设计
分频器的设计一、课程设计目的1.学会使用电路设计与仿真软件工具Hspice，熟练地用网表文件来描述模拟电路，并熟悉应用Hspice内部元件库。
通过该实验，掌握Hspice的设计方法，加深对课程知识的感性认识，增强电路设计与综合分析能力。
2.分频器大多选用市售成品，但市场上出售的分频器良莠不齐，质量上乘者多在百元以上，非普通用户所能接受。
价格在几十元以下的分频器质量难以保证，实际使用表现平庸。
自制分频器可以较少的投入换取较大的收获。
二.内容分频器-概述分频器是指使输出信号频率为输入信号频率整数分之一的电子电路。
在许多电子设备中如电子钟、频率合成器等，需要各种不同频率的信号协同工作，常用的方法是以稳定度高的晶体振荡器为主振源，通过变换得到所需要的各种频率成分，分频器是一种主要变换手段。
早期的分频器多为正弦分频器，随着数字集成电路的发展，脉冲分频器（又称数字分频器）逐渐取代了正弦分频器，即使在输入输出信号均为正弦波时也往往采用模数转换－数字分频－数模转换的方法来实现分频。
正弦分频器除在输入信噪比低和频率极高的场合已很少使用。
分频器-作用分频器是音箱中的“大脑”，对音质的好坏至关重要。
功放输出的音乐讯号必须经过分频器中的各滤波元件处理，让各单元特定频率的讯号通过。
要科学、合理、严谨地设计好音箱之分频器，才能有效地修饰喇叭单元的不同特性，优化组合，使得各单元扬长避短，淋漓尽致地发挥出各自应有的潜能，使各频段的频响变得平滑、声像相位准确，才能使高、中、低音播放出来的音乐层次分明、合拍，明朗、舒适、宽广、自然的音质效果。
在一个扬声器系统里，人们把箱体、分频电路、扬声器单元称为扬声器系统的三大件，而分频电路对扬声器系统能否高质量地还原电声信号起着极其重要的作用。
尤其在中、高频部分，分频电路所起到的作用就更为明显。
其作用如下：合理地分割各单元的工作频段；合理地进行各单元功率分配；使各单元之间具有恰当的相位关系以减少各单元在工作中出现的声干涉失真；利用分频电路的特性以弥补单元在某频段里的声缺陷；将各频段圆滑平顺地对接起来。
奇数分频器设计实验报告
奇数分频器实验报告1. 背景奇数分频器是一种电子电路模块，主要用于将输入的时钟信号进行分频，并输出比输入频率低的信号。
奇数分频器的主要应用场景包括计数器、时钟频率降低等。
2. 分析2.1 奇数分频器的工作原理奇数分频器通常采用了三角波类型的振荡器来产生输入时钟信号，并通过相应的逻辑门电路对时钟信号进行分频。
常见的奇数分频器包括模2、模4和模8等。
以模8奇数分频器为例，其工作原理如下：1.奇数分频器接收输入时钟信号，并通过一个振荡器产生三角波类型的输入信号。
2.输入信号经过逻辑门电路进行分频，产生分频后的信号。
3.输出信号经过滤波电路以去除杂散信号。
4.输出信号即为输入信号的1/8。
2.2 奇数分频器的主要特点奇数分频器的主要特点包括：•输入输出频率比例为奇数，如1/2、1/4、1/8等；•分频系数固定，无法调节；•输出信号的相位与输入信号相同；•输出信号的波形稳定，幅值与输入信号相同。
2.3 奇数分频器的设计要求为了设计一个稳定可靠的奇数分频器，需要满足以下要求：•选用合适的逻辑门电路，以实现所需的分频倍数；•设计合适的滤波电路，以去除杂散信号；•保证输入输出电路的匹配性，以确保信号的传输稳定性；•选择合适的元器件，以满足设计要求，并考虑成本和可获得性。
3. 实验步骤及结果3.1 实验步骤本实验以模8奇数分频器为例，设计了以下实验步骤：1.准备实验所需的元器件和设备。
2.搭建电路原型。
3.设计逻辑门电路，实现1/8分频。
4.测试电路，检查信号传输和波形稳定性。
5.调整滤波电路，优化输出信号质量。
6.记录实验数据。
3.2 实验结果在实验中，成功搭建了模8奇数分频器电路，并进行了测试。
实验结果表明，输入信号的频率为100kHz，输出信号的频率为12.5kHz，且波形稳定。
4. 结论在本次实验中，我们成功设计了一个模8奇数分频器，实现了1/8分频。
实验结果表明，输入信号经过分频后，输出信号的频率比例为奇数，并且波形稳定，符合设计要求。
分频器设计实验报告
分频器设计实验报告一、实验目的本次实验的主要目的是设计并实现一个分频器，以深入理解数字电路中频率分频的原理和实现方法，掌握相关的电路设计和调试技能。
二、实验原理分频器是一种数字电路，用于将输入的时钟信号的频率降低为原来的 1/N，其中 N 为分频系数。
常见的分频器有偶数分频器和奇数分频器。
偶数分频器的实现相对简单，可以通过计数器来实现。
当计数器计数值达到分频系数的一半时，输出信号翻转，从而实现偶数分频。
奇数分频器的实现则较为复杂，通常需要使用多个触发器和组合逻辑电路来实现。
在本次实验中，我们将分别设计一个偶数分频器（以 4 分频为例）和一个奇数分频器（以 3 分频为例）。
三、实验器材1、数字电路实验箱2、示波器3、逻辑分析仪4、集成电路芯片（如 74LS 系列芯片）四、实验步骤（一）4 分频器的设计与实现1、原理图设计使用 74LS161 四位二进制同步计数器作为核心器件。
将计数器的时钟输入端连接到输入时钟信号。
将计数器的输出端 Q2 和 Q0 通过与门连接到一个 D 触发器的时钟输入端。
将 D 触发器的输出端作为 4 分频器的输出。
2、硬件连接按照原理图在数字电路实验箱上进行芯片的插装和连线。
3、调试与测试输入一个频率稳定的时钟信号。
使用示波器观察输入时钟信号和输出分频信号的波形，验证是否实现了 4 分频。
（二）3 分频器的设计与实现1、原理图设计使用两个 D 触发器和一些组合逻辑门（如与门、或门等）来实现 3 分频。
第一个 D 触发器的输出作为第二个 D 触发器的输入。
通过组合逻辑门对两个 D 触发器的输出进行处理，得到 3 分频的输出信号。
2、硬件连接按照原理图在数字电路实验箱上进行芯片的插装和连线。
3、调试与测试输入一个频率稳定的时钟信号。
使用示波器观察输入时钟信号和输出分频信号的波形，验证是否实现了 3 分频。
五、实验结果（一）4 分频器实验结果通过示波器观察输入时钟信号和输出分频信号的波形，发现输出信号的频率为输入信号频率的 1/4，成功实现了 4 分频功能。
课程设计—分频器的制作
电子技术课程设计报告学院：专业班级：学生姓名：学号：指导教师：完成时间：成绩：分频器的制作设计报告一. 设计要求把1000HZ的信号分成500Hz，100Hz的信号，用拨动开关控制。
发挥部分：1、200Hz信号的产生 2、倍频信号的产生。
二. 设计的作用、目的1、掌握运用中规模集成芯片设计分频器的方法。
2、掌握使用与非门、555单稳态产生倍频信号的方法。
三.设计的具体实现1、单元电路设计(或仿真)与分析1、分频信号的产生：电路图如下74ls192是同步十进制可逆计数器，具有双时钟输入，并具有异步清零等功能。
在此电路中，计数器处于加计数状态，输入脉冲1000Hz由5脚输入，用清零法组成进制可变的计数器，并通过单刀双掷开关控制。
仿真结果图如下：①当开关拨到1档时，上面频率计数器计输入信号频率为1000Hz，下面频率计数器计数频率为500Hz信号。
②当开关拨到2档时，上面频率计数器计输入信号频率为1000Hz，下面输出频率计数器显示100Hz信号。
2、200Hz信号的产生：电路图如下74ls192是同步十进制可逆计数器，具有双时钟输入，并具有异步清零等功能。
仿真结果图如下：在此电路中，计数器处于加计数状态，输入脉冲1000Hz由5脚输入，用清零法组成进制可变的计数器，2脚即输出200Hz信号。
2、倍频信号的产生：倍频信号原理图如下，输入信号由最左端输入方波（频率大于1000Hz并且峰峰值大于3v小于5v效果好）其中第一个与非门连接成非门使用，起着对输入信号倒相的作用。
这样，当有一个方波脉冲信号输入时，由C1、R1组成的微分电路将在脉冲信号的前沿产生一个正向微分脉冲信号，同时在方波下降沿处产生负向脉冲，另一路经过反相后，C2、R2微分电路产生负向脉冲（另一路产生正向脉冲同时）和负向脉冲，经过二极管滤除正向脉冲作为555单稳态的2脚触发端输入信号，而555单稳态3脚输出倍频后的方波。
仿真结果图如下：左端频率计数器显示的是输入的1000Hz的信号，右端频率计数器显示的是倍频后输出的2000Hz的信号示波器显示：号2000Hz。
一种可控分频比分频器的设计与研究
择 个 计 数 器 的 计 数 结 果 。 累 加 法 器 的 位 数 由分 频
比 的 小 数 部 分 确 定 计 数 器 １ 计 数 器 ２为 超 前 进 位 和
汁数器 。
频 的 变 换 。 是 有 时 高 速 时 钟 的 频 率 、 低 速 时 钟 但 是 的 整 数 倍 譬 如 把 ２ ＭＨ 的 时钟 分 额 为 ２０８ ｚ 时 ０ ｚ ４ ＭＨ 的
功 能 本 史就 是 针 对 这 种 问 题 进 行 深 入 讨 论 ， 觇 ｒ 给
电路 的 原 理 设 亡 数 学 模 型 和 性 能 分 析 ｝、 ２ 电 路 原 理 设 计
基金工 目：邮 电器重点末 技笈展 划项 Ｅ ｊ 编 号：９ ０５ 收稿 日 ：２ ０一 １Ｉ 亟 Ｌ ｌ ８４ ） 期 ０１ ５ Ｏ 作者简介：黄海牛 （９４ ） １６ 一．男，陕 ＾，《 ，副教授，主 霉从事数 字号 集成 电路设计与研究
实验六 基于VHDL语言的分频器设计与实现
实验六基于VHDL语言的分频器设计与实现报告一、实验目的1、进一步掌握VHDL语言的基本结构及设计的输入方法。
2、掌握VHDL基本逻辑电路的综合设计应用。
二、实验原理在数字电路系统中，分频电路应用得十分广泛。
例如，工程人员常常使用分频电路来得到数字通信中的帧头信号、选通信号以及中断信号等。
因此，分频电路在数字电路系统的设计中也应该作为重要的基本电路来掌握，从而给今后的一些设计带来方便。
三、实验内容1、设计并实现一个6分频的分频电路，要求其输出信号的占空比为50％。
请分析分频电路设计原理并编写VHDL语言程序，利用Max+PlusII开发软件对其进行编译和仿真。
6分频电路实现程序代码如下：2、在实际数字电路设计过程中，往往需要得到占空比不是1：1的分频时钟，方法是：首先描述一个计数器电路，然后根据计数器电路的并行输出信号来决定输出时钟的高低电平。
请设计、编写VHDL 语言程序实现分频后时钟信号的占空比为1：15的16分频电路，并利用Max+PlusII开发软件对其进行编译和仿真。
四、实验设计1．程序代码：图library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity clk_div6 isport(clk:in std_logic;clk_out:out std_logic);end clk_div6;architecture rtl of clk_div6 issignal clk_temp:std_logic;beginprocess(clk)variable counter:integer range 0 to 15;constant md:integer:=2;beginif clk'event and clk='1'thenif counter=md thencounter:=0;clk_temp<=not clk_temp;elsecounter:=counter+1;end if;end if;end process;clk_out<=clk_temp;end rtl;2.仿真结果：五、实验结果分析本实验利用VHDL语言设计分频电路，目的在于进一步掌握VHDL语言的基本结构及设计的输入方法，掌握VHDL基本逻辑电路的综合设计应用。
动态分频器电路课程设计
动态分频器电路课程设计一、课程目标知识目标：1. 学生能理解动态分频器电路的基本原理，掌握其工作流程及功能。
2. 学生能描述动态分频器电路中各个元件的作用及其相互关系。
3. 学生能掌握动态分频器电路的设计方法，并运用所学知识解决实际问题。
技能目标：1. 学生能运用所学知识，设计并搭建简单的动态分频器电路。
2. 学生能通过实验操作，分析动态分频器电路的性能，并提出优化方案。
3. 学生能运用相关软件（如Multisim等）对动态分频器电路进行仿真分析。
情感态度价值观目标：1. 学生通过动态分频器电路的设计与制作，培养动手实践能力、创新意识和团队合作精神。
2. 学生在探索电路原理的过程中，增强对电子技术的兴趣，激发学习热情。
3. 学生通过课程学习，认识到电子技术在现实生活中的应用，提高社会责任感和使命感。
本课程针对高中电子技术课程，结合学生年龄特点和认知水平，注重理论与实践相结合，以提高学生的电子技术素养和创新能力。
课程目标具体、可衡量，旨在使学生能够明确学习方向，为后续教学设计和评估提供依据。
二、教学内容本课程教学内容主要包括以下三个方面：1. 理论知识：- 动态分频器电路的基本原理与分类- 动态分频器电路中各元件的作用及其相互关系- 动态分频器电路的设计方法与步骤教学内容关联教材章节：第三章第三节“分频器电路及其设计”2. 实践操作：- 动手搭建简单的动态分频器电路- 实验操作与分析动态分频器电路的性能- 优化动态分频器电路设计方案教学内容关联教材章节：第三章第四节“分频器电路的实践与应用”3. 仿真分析：- 使用Multisim软件对动态分频器电路进行仿真- 分析仿真结果，验证理论知识的正确性- 探讨不同设计方案对动态分频器电路性能的影响教学内容关联教材章节：第三章第五节“分频器电路的仿真与优化”课程教学安排与进度：1. 理论知识教学（2课时）2. 实践操作教学（2课时）3. 仿真分析教学（2课时）4. 总结与评价（1课时）教学内容科学系统，注重理论与实践相结合，旨在帮助学生全面掌握动态分频器电路的相关知识，提高实际操作能力和创新能力。
分频器设计
分频器设计分频器是一种电子电路，能够将输入信号分解成不同频率的输出信号。
在电子系统中，分频器扮演着重要的角色，被广泛应用于通信、信号处理、计算机等领域。
分频器的设计需要考虑许多因素，包括分频比、频率范围、输出信号质量等。
下面将以一个简单的二分频器为例，介绍分频器的设计过程。
首先，我们需要根据要求确定分频比。
假设我们需要设计一个二分频器，即将输入信号的频率减小一半，可得到输出信号的频率。
其次，我们需要选择适当的电子元件组成电路。
在这个例子中，我们可以使用D触发器和与门组成二分频器。
D触发器是一种特殊的触发器，具有两个输入端(D和时钟信号CLK)和两个输出端(Q和Q’)。
根据D触发器的特性，当CLK信号上升沿到来时，Q端的信号会根据D端的信号进行更新。
具体地说，我们将输入信号接入D触发器的CLK端，将输出信号接入D触发器的D端。
当输入信号的频率较高时，D触发器在每个时钟周期都会根据输入信号更新一次输出信号，从而使输出信号的频率减小一半。
同时，我们还需要使用与门将原始输入信号与输出信号进行“与”运算。
与门是一种逻辑门，只有当所有输入信号都为高电平时，输出信号才为高电平。
在二分频器的设计中，输出信号只有当原始输入信号和分频后的输入信号都为高电平时，才为高电平。
通过与门可以实现这一功能。
最后，我们需要考虑电路的摆放和电源的供应。
将D触发器和与门适当摆放，以确保信号传输和电路工作的稳定性。
同时，供应适当的电源电压和电流，以满足电路工作的要求。
总结起来，分频器是一种实现信号分解的电子电路。
通过选择适当的元件组成电路，并考虑电路布局和电源供应等因素，可以设计出满足不同需求的分频器。
分频器的设计需要充分理解电子元件的特性和工作原理，并根据要求进行合理设计和优化，以实现预期的信号分解效果。
DIY音响(二)-分频器制作
DIY音响(二)-分频器制作分频器在音箱系统中的作用用“举足轻重”一词来形容一点也不过分。
然而这一个非常重要的问题却又是一个极易被一般爱好者所忽视的问题。
我常常见到有些DIYer到器材店去买分频器时最关心的是几分频、几阶滤波，价格几许。
好一些的情况也就是挑一下与自己的单元相同的品牌，注意一下电感的线径，电容的材质，分频点是多少。
至于这只分频器的设计是否合理，是否适合自己的单元却很少见到有人会去关心，这很有些“买椟还珠”的感觉。
在DIYer中还存在这样的一个看法：分频器的滤波阶数取高些好，理由是可以得到陡峭的衰减特性，因此单元之间的干扰就小。
但事实上我们应该知道这样的一个常识：电抗器件（或者说是惯性元件）对通过的交流信号有相移，每一阶最大的相移量达到90度。
照此计算，一个四阶滤波器最终将产生360度的相移。
如此一来，高低频单元的相位就必须衔接的非常好，否则稍一错位就会出乱子，出现一系列的峰谷。
然而这还不算最糟的，更糟的是由于相位变化的剧烈带来了大量的相位失真。
从这个意义上说，不用滤波器最好，但并不现实。
既然必须采用滤波器，就我个人的看法，滤波的阶数应该是少些好。
可是如果滤波阶数太少又得不到足够的衰减率，这对单元也是一个很大的折磨，这又是一个矛盾。
一般来说，解决这个矛盾采用二阶滤波还是比较合理的。
理由是：（1）由于标准二阶滤波衰减斜率为12dB，在正常情况下是足以应付；（2）由于最大相移为180度，因此比较容易实现相位对接，同时相位失真也在可忍受范围。
一个设计、制作优良的分频器，应该是针对某一组单元度身定做的，没有一个放诸四海皆真理、那种万金油似的分频器。
道理非常简单：每一款杨声器由于设计、制作上的差异，都有不同的特性。
从声压特性、阻抗特性到相位特性都有所不同。
设计一个分频器应该将这些因素综合考虑，使得各单元的优点得以充分发挥，缺点得以有效抑制，方可算得上是一个成功的设计。
我们以往设计分频器选择器件参数时比较常用的方法是采用教科书上所介绍的，根据分频点、衰减斜率进行计算得到的。
分频器 原理
分频器原理
分频器是一种电子设备，它的作用是将输入的信号分成两个或多个具有不同频率的输出信号。
它常被用于音频设备、通信设备和电子音乐器材等领域。
分频器的原理是基于滤波器和振荡器的组合。
具体而言，分频器采用滤波器将输入信号中的特定频率分离出来，然后通过振荡器产生具有该特定频率的信号。
这样就可以实现对输入信号的频率分割。
一种常见的分频器类型是低通滤波器（LPF）和高通滤波器（HPF）的组合。
低通滤波器能够传递低频信号而阻断高频信号，而高通滤波器则相反。
通过将输入信号分别输入低通滤波器和高通滤波器，我们就可以得到两个频率范围不同的输出信号。
除了滤波器，分频器还需要振荡器来产生所需的输出频率。
振荡器是一种能够产生稳定的周期性信号的电路。
通过设置振荡器的参数，我们可以使其输出具有特定频率的信号。
常见的振荡器类型包括LC振荡器、RC振荡器和晶体管振荡器等。
总体上，分频器通过结合滤波器和振荡器的功能，能够将输入信号按照不同的频率进行分割。
这在许多电子设备中很有用，例如将音频信号分成低音和高音等。
分频器的设计和性能取决于所使用的滤波器和振荡器的特性，因此在实际应用中需要根据需求进行选择。
分频器电路的Verilog设计
6. 偶数分频器的设计rate=even（偶数），占空比50%设计原理：定义一个计数器对输入时钟进行计数，（1）在计数的前一半时间里，输出高电平，（2）在计数的后一半时间里，输出低电平，这样输出的信号就是占空比为50%的偶数分频信号。
例如，设计一个6分频电路。
对什么计数？①计数值为0~2输出高电平，②计数值为3~5输出低电平。
上升沿计数一个计数周期0112分频module divder_even(clkin,clkout);parameter n=2;input clkin;output clkout;integer cnt;reg clkout;always@(posedge clkin)beginif(cnt<n-1) cnt<=cnt+1;else cnt<=0;endalways@(cnt)beginif(cnt<n/2) clkout<=1'b1;else clkout<=1'b0;end endmodule计数过程判断赋值过程module divder_even(clkin,clkout);parameter n=2;input clkin;output clkout;integer cnt;reg clkout;always@(posedge clkin)beginif(cnt==n/2-1)begincnt<=0;clkout<=~clkout;endelse cnt<=cnt+1;endendmodule 2分频分析4分频分析二分频四分频知识小结1.移位寄存器的verilog描述。
2.偶数分频的verilog描述。
作业1.设计一个5位串入并出的移位寄存器。
Clear ：同步清零；clkin ：时钟输入；databit ：位输入y[4..0]并行数据输出；2.设计一个4位并入串出的移位寄存器Clear ：同步清零；clkin ：时钟输入(移位)；dataIn ：并行数据输入，y ：串行数据输出。
分频器的设计
分频器的设计首先讲一下单元：一般情况下，我们对单元按频率会划分为超高音，高音，中高音，中音，重低音，低音，超低音超高音：負責22kHz以上的頻率高音：負責5000Hz~22kHz頻率.中音：負責1500~5000Hz頻率低音：負責1500Hz以下頻率超低音(增加)負責200Hz以下頻率也有网友提出其他的划分标准以A音（C调的“哆来咪法嗦啦西”的“啦”音，频率为440赫兹）为基准音，以倍频的形式向下三个八度向上五个八度，把全音域分为八个八度，一个个八度就是音响上常说的一个倍频程（1oct)。
具体的划分是这样的：55－110赫兹，110－220赫兹，220－440赫兹，440－880赫兹，880－1760赫兹，1760－3520赫兹，3520－7040赫兹，7040－14080赫兹，共八段（八个八度）。
这样就很清晰的看出频段的划分了。
110赫兹以下－超低频；110－220赫兹－低频；220－440赫兹－中低频；440－880赫兹－低中频；880－1760赫兹－中频；1760－3520赫兹－中高频；3520－7040赫兹－高频；7040赫兹以上－超高频。
还有两种频段划分方法以“E”音划分-20 次低频20-40 极低频40-80 低频下段80-160 低频上段160-320 中频下段320-640 中频中段640-1280 中频上段1280-2560 高频下段2560-5120 高频中段5120-10240 高频上段10240- 极高频以“C”划分-63 极低频63-125 低频下段125-250 低频上段250-500 中频下段500-1K 中频中段1K-2K 中频上段2K-4K 高频下段4K-8K 高频上段8K- 极高频分频器的主要元件：电阻，电感，电容电阻在分频器中的作用：调整灵敏度电感：其特性是阻挡较高频率，只让较低的频率通过电容：其特性与电感刚好相反，也就是阻挡频率通过电容器：当电容器两端加载电压的时候，两端就会感应并存储电荷，所以电容器是一个临时的储存电能的器件，当电容器两端电压变化很快的时候【即高频】，由于电压变化太快导致两端感应电荷也同步地变化，也就等效于有电流流过电容器，而当频率很低的时候，电容器两端电压变化很慢，近似没有电流流过。
数字频率计的课程设计
引言近年来, 在电子技术中,频率是最基本的参数之一,并且与许多电参量的测量方案、测量结果都有十分密切的关系,因此频率的测量就显得更为重要.在电子系统非常广泛应用领域内, 到处可见到解决离散信息的数字电路。
供消费用的微波炉和电视、先进的工业控制系统、空间通讯系统、交通控制雷达系统、医院急救系统等在设计过程中无一不用到数字技术。
数字电路制造工业的进步, 使得系统设计人员能在更小的空间内实现更多的功能, 从而提高系统可靠性和速度。
数字集成电路具有结构简朴（如其中的晶体管是工作于饱和与截止2种状态, 一般不设偏置电流）和同类型电路单元多（如一个计数系统需要很多同类型的触发器和门电路）的特点, 因而容易是高集成度和归一化。
由于数字集成电路与电子计算机的发展紧密相关, 因而发展不久, 目前已是集成电路中产量最高、集成度最大的一种器件。
集成电路的类型很多, 从大的方面可分为模拟和数字集成电路两大类。
虽然它们都可模拟具体的物理过程, 但其工作方式有着很大的不同。
甚至也许完全不同。
电路中的工作信号通常是用电脉冲表达的数字信号。
这种工作方式的信号, 可以表达2种截然不同的现象。
如以有脉冲表达“1”, 无脉冲便表达“0”；以“1”表达“真”, 则“0”便表达“假”, 等等。
反之亦然。
这就是“数字信号”的含义。
所以, “数字量”不是连续变化的量, 其大小往往并不改变, 但在时间分布上却有着严格的规定, 这是数字电路的一个特点。
数字式频率计基于时间或频率的A/D转换原理, 并依赖于数字电路技术发展起来的一种新型的数字测量仪器。
由于数字电路的飞速发展, 所以, 数字频率计的发展也不久。
通常能对频率和时间两种以上的功能数字化测量仪器, 称为数字式频率计(通用计数器或数字式技术器)。
在电子测量技术中, 频率是一个最基本的参量, 对适应晶体振荡器、各种信号发生器、倍频和分频电路的输出信号的频率测量, 广播、电视、电讯、微电子技术等现代科学领域。
基于FPGA的分频器的设计与实现
基于FPGA的分频器的设计与实现摘要：在数字逻辑电路设计中，分频器通常用来对某个给定频率进行分频，以得到所需的频率。
整数分频器的实现采用标准的计数器，也可采用可编程逻辑器件实现。
有时，时钟源与所需的频率不成整数倍关系可采用小数分频器进行分频。
本文在模拟设计频率计脉冲信号时，使用半整数分频器设计电路，且利用VHDL硬件描述语言和原理图输入方式，通过Quartus II以及EPM240T100C5型FPGA方便地完成了半整数分频器电路的设计。
关键词：FPGA；QUARTUSⅡ；VHDL语言；分频器中图分类号：G64 文献标识码：A 文章编号：1673-9132（2016）25-0023-02DOI：10.16657/ki.issn1673-9132.2016.25.013一、分频器的基本原理（一）整数分频的基本原理整数分频包含偶数分频和奇数分频，对于偶数N分频通常使用N/2计数器实现占空比为1：1的N分频器，分频输出信号模为N＼2自动取反；对于奇数分频必须分频输出信号为模N计数中的一位[1]。
整数分频器的实现，采用可编程逻辑器件设计实现，当时钟源与所需的频率不成整数倍关系，此时可采用小数分频器进行分频。
（二）小数分频的基本原理小数分频的基本原理是采用脉冲吞吐计数器和锁相环技术先设计两个不同分频比的整数分频器，然后通过控制单位时间内两种分频比出现的不同次数来获得所需要的小数分频值，分频系数为N-0.5（N为整数）时，可控制扣除脉冲的时间，以使输出成为一个稳定的脉冲频率，而不是一次N分频，一次N-1分频[2]。
二、实验目的使用Quartus II仿真软件，使用半整数分频的方式，通过VHDL语言将整个分频器各个模块的编写使用FPGA实现分频器的整个设计和实现，通过分频器的设计实现掌握基本的整数分频和小数分频的原理，加强对硬件语言的理解，以及对使用组合电路设计复杂器件的能力[3]。
三、设计过程1.运行Quartus II，新建立一个工程，器件选择EPM240T100C5新片，完成新工程的建立[4]。
关于分频器的FPGA实现整理思路
关于分频器的FPGA实现整理思路分频器是⽤的最⼴的⼀种FPGA电路了，我最初使⽤的是crazybingo的⼀个任意分频器，可以实现⾼精度任意分频的⼀个通⽤模块，他的思想在于⾸先指定计数器的位宽⽐如32位，那么这个计数器的最⼤值就是2^32=4294967296，假设系统时钟为50MHz，那么假如要想实现输出频率为fout，那么可以使⽤的频率控制字为：K满⾜关系：，那么设计计数器在每个时钟上升沿累加的值为K，当计数值为2^31时，clkout=1;否则clkout=0.最终即可以实现任意频率的输出，精度的计算⽅法为当K=1时，可以得到clkout=0.0116415321826934814453125Hz，也即是说可以输出的最⼩频率为0.011Hz此外我们最为常见的分频器分为以下4种分析：1.偶数分频最简单，要想得到分频系数为N的频率输出，设定⼀个计数器，这个计数器从零开始加1，当加到N/2-1时计数器清零，或者clkout翻转，以此循环，即可实现偶数倍分频。
2.奇数分频（分占空⽐不确定以及占空⽐50%）⽅法⼀：分频系数为N，占总⽐不确定：以三（N）分频为例，上升沿触发计数，计数器计数到1（N-1）/2时输出时钟翻转，计数到2（N-1）时再次翻转.代码为产⽣1/11占空⽐为⼗⼀分频时钟：在计数值为9和10时均反转时钟，是产⽣抽样脉冲的有效⽅法：always @(posedge clk or posedge rst) beginif(rst)begin//复位cnt<=0;clk_div11<=0;endelseif(cnt==9) beginclk_div11<=~clk_div11; //时钟翻转cnt<=cnt+1; //继续计数endelseif(cnt==10) beginclk_div11<=~clk_div11; //时钟翻转cnt<=0; //计数清零endelsecnt<=cnt+1;end占空⽐50% ，则可以在上⾯的基础上，加上⼀个下降沿触发计数，然后将上升沿和下降沿产⽣的时钟进⾏相或运算，即可得到奇数分频输出。
集成电路课程设计——锁相环CD4046设计频率合成器
集成电路课程设计一-锁相环CD4046设计频率合成器学号：110800316 姓名：苏毅坚指导老师：罗国新2011年1月锁相环CD4046设计频率合成器实验目的：设计一个基于锁相环CD4046设计频率合成器范围是10k〜100K,步进为1K设计和制作步骤：确定电路形式，画出电路图。
计算电路元件参数并选取元件O组装焊接电路。
调试并测量电路性能。
确定电路组成方案原理框图如下，锁相环路对稳定度的参考振动器锁定，环内串接可编程的分频器，通过改变分频器的分配比N,从而就得到N倍参考频率的稳定输出。
晶体振荡器输出的信号频率n,经固定分频后（M分频）得到基准频率fi，，输入锁相环的相位比较器（PC）。
锁相环的VCO输出信号经可编程分频器（N分频）后输入到PC的另一端，这两个信号进行相位比较，当锁相环路锁定后得到：n/M=fF=f2/N 故f2=N『l （Fl为基准频率）当N变化时，就可以得到一系列的输出频率f2o设计方法（一）、振荡源的设计用CMOS与非门和1M晶体组成1MHz振荡器，如图14。
图中Rf使F1工作于线性放大区。
晶体的等效电感，Cl> C2构成谐振回路。
C1、C2可利用器件的分布电容不另接。
Fl、F2、F3 使用CD4049o（二）、N分频的设计N分频采用CD40103进行分频。
CD40103是BCD码8位分频器。
采用8位拨码开关控制分频大小。
输入的二进制大小即为分频器N分频。
图中RP1为1K排阻（三）、1KHZ标准信号源设计（即M分频的设计）根据4518的输出波形图，可以看出4518包含二分频、四分频、十分频，用二片CD4518 （共4个计数器）组成一个1000分频器，也就是三个十分频器，这样信号变为2Khz.再经过双D触发器，这样就可把2MHz的晶振信号变成500hz 的标准信号。
如下图所示：（四）4046锁相环的设计锁相环4046为主芯片。
电路图如下：500Hz信号从14脚输入。
3脚4脚接N分频电路，即40103分频电路。
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一、实验目的
掌握74190/74191计数器的功能，设计可编程计数器和N分频器，设计(N-1/2)计数器、分频器。
二、实验原理
分频是对输入信号频率分频。
1、CD4017逻辑功能
2、74190/74191逻辑功能
3、集成计数器级联
当所需计数器模数超过所选计数器最大计数状态时，需要采取多片计数器级联。
方法分为异步级联和同步级联。
4、集成计数器的编程
在集成计数器的时序基础上，外加逻辑门电路等，反馈集成计数器的附加功能端，达到改变计数器时序的目的。
可采用复位编程和置数编程两种。
5、多片74190/74191计数器级联
可根据具体计数需求和增减需求，选用74190或74191，选择不同功能、同步或异步设计等。
6、74190/74191计数器编程
由于没有复位端，因此只能使用置数编程，置数端置为0即可异步置数。
可根据需求设计N进制加法或减法计数器。
N与译码逻辑功能如下。
7、74191组成(N-1/2)分频器
电路如下图：
计数器的两个循环中，一个循环在Cp的上升沿翻转；另一个是在Cp的下降沿翻转，使计数器的进制减少1/2，达到(N-1/2)分频。
三、实验仪器
1、直流稳压电源 1台
2、信号发生器 1台
3、数字万用表 1台
4、实验箱 1台
5、示波器 1台
四、仿真过程
1、按照CD4017和74191功能表验证其功能。
2、74191组成可编程计数器
(1)构成8421BCD十进制加法计数器，通过实验验证正确性，列出时序表。
设计图如下
仿真波形如下
(2)构成8421BCD十进制减法计数器，通过实验验证正确性，列出时序表。
设计图如下：
仿真波形如下
3、74190级联及编程
(1)构成100进制8421BCD减法计数器，通过实验验证正确性，列出时序表。
设计图如下
74190N(U8为高位，U10为低位) 仿真波形如下
(2)构成24进制8421BCD减法计数器，通过实验验证正确性，列出时序表。
设计图如下
仿真波形如下
4、(N-1/2)分频器
(1)构成5进制8421BCD减法计数器，通过实验验证正确性，列出时序表。
设计图如下
仿真波形如下
(2)在上述5进制减法计数器，设计4又1/2分频器，f=100kHz作Cp，用双踪示波器观察记录Cp、Q0-Q3、Q T和LD’的波形。
设计图如下：
五、实验结果
Q6 Q5 Q4 Q3Q2Q1Q0
0 0 0 000 0
0 0 0 000 1
0 0 0 00 1 0
0 0 0 010 0
0 0 0 100 0
0 0 1 000 0
0 1 0 000 0
1 0 0 000 0
2、74191组成可编程计数器
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
（2）十进制减法计数器的时序表
1 0 0 1
1 0 0 0
0 1 1 1
0 1 1 0
0 1 0 1
0 1 0 0
0 0 1 1
0 0 1 0
0 0 0 1
0 0 0 0
3、（N-）分频
（1）5进制减法计数器时序表
0 1 0 0
0 0 1 1
0 0 1 0
0 0 0 1
（2）4-分频器的、、、、、、、的工作波形
六、注意事项
1、在面包板上插入芯片时，注意芯片的型号与方向，不要把管脚折掉
2、实验现象出现错误，可以用数字万用表的电压功能档进行检查
3、74191的LD’是异步置数
4、用74191做减法计数器时，可以用到功能端
七、实验心得与体会
这次实验课，在用74191做十进制加法计数器时，由于我没有将输入端管脚接地，导致开始时数码管显示出错。
一直检查连线也没发现错误，最后才知道要将输入端管脚接地，这个过程浪费了很多时间。
另外一个比较棘手的问题是在用示波器观察波形时，波形一直无法稳定下来，在调节示波器上也花了很长的时间。
虽然这次实验遇到的问题比较少，但我意识到了细节的重要性。
在实验过程中，如果出现一点小错误，有时就需要花费很大的精力去纠正这个错误。
还有就是实验过程中遇到问题不能紧张和急躁，要保持冷静，慢慢地找出问题并解决问题。