广州大学计算机组成与结构试题解答
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答：IEEE 754 单精度浮点数表示的数值范围为：
-23
+127
-126
-126
-23
+127
-(2-2 ) 2 -2 及 +2 +(2-2 ) 2 (2 分)
3
-10
规格化真值：X= -1.01110112
(1 分)
s=1 e=-10+1111111=01111101 f=01110110000000000000000 [X]浮=1 01111101 01110110000000000000000 (2 分)
MVAV3 LDAC0 LDAC1 LDAC2 MVAV3 OF XX XX
MOVR LDAC0 LDAC1 LDAC2 MVAV3 OF XX XX
XX XX XX
MOVR
INAC
MVAV6 NOT
7 INAC LDAC0 LDAC1 LDAC2 MVAV3 OF XX XX XX MOVR INAC MVAV6 NOT
=A 卷
课程 计算机组成与系统结构 考试形式（闭卷，考试）
题次 一 二 三 四 五 六 七 八 九 十 总分 评卷人
分数 40 10 15 10 10 15
100
评分
一、判断下列各题对错，对，不需要说明原因；错，请给出正确说明(每题 4 分，共 40 分)。
1．在处理器(CPU)的数据路径上流动的信息分别是指令、操作数和地址，它们 并不是同时在数据路径上流动，而是分时流动的。
9. RISC 指令集中每条指令的位数都相同（定长）；在 RISC 处理器中提高性能 的两种实现方法分别是采用指令流水线和大量使用寄存器。
2
答：对。
10. 指令流水线若想提高计算机系统的性能，必须解决的问题是执行指令的各 功能部件在操作上可以重叠进行 。 答：错。必须解决的问题除了执行指令的各功能部件在操作上可以重叠进行外， 还有数据冲突与分支冲突问题。
答：对。
2. 指令操作的对象是操作数，但在指令中仅给出操作数的地址；需要用此地址 直接寻找操作数。
答：错。指令中给出的地址是形式地址，需要根据指令中给出的寻址方式，将 此形式地址转换成实际地址，然后用实际地址去寻找操作数。
3. 指令集结构(ISA)包含了指令集和处理器内部的所有寄存器。
答：错。ISA 包含的内容是：指令集(指令格式、类型、寻址方式等) 、处理器 内部可供程序员编程使用的寄存器及与存储器交互的接口信息(地址与数据位 数)。
答：重新排序指令后的最终代码：(7 分) 6:R4R4+R5 1:R102(=3-1) 2:R1R1+R2 5:IF(R100)THEN GOTO 2 3:R2R1+R3 4:R10R10-1 7:R5R4+R6 8: R10R10+1
重新排序指令后的执行过程: (8 分)
T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 6125 3425 34 2 5 3 4 7 8
8 MVAV6 LDAC0 LDAC1 LDAC2 MVAV3 OF XX XX XX MOVR INAC MVAV6 NOT
9 NOT LDAC0 LDAC1 LDAC2 MVAV3 OF XX XX XX MOVR INAC MVAV6 LDAC0
6
命否是是否是否是是是 中？
接上表
访问顺序：11
答： RTL 代码：(7 分)
FETCH1:ARPC FETCH2:DRM,PCPC+1 FETCH3:IRDR[7..6],ARDR[5..0] LDAC1:DRM LDAC2:ACDR STAC1:DRAC STAC2:MDR ADD1:DRM ADD2:ACAC+DR AND1:DRM AND2:ACACDR
六、下列代码将在采用三段流水线(取指、译码并读取寄存器、执行并存结果) 的 RISC 处理器上执行。
1:R102 2:R1R1+R2 3:R2R1+R3 4:R10R10-1 5:IF(R100)THEN GOTO 2 6:R4R4+R5 7:R5R4+R6 采用通过编译优化解决冲突，请给出重新排序指令后的最终代码和执行过 程。(15 分，最终代码 7 分，执行过程 8 分)
16 NOT LDAC0 LDAC1 LDAC2 MVAV3 OF XX XX XX MOVR INAC MVAV6 NOT JPNZ0 JPNZ1 JPNZ2 XX 是
17 JPNZ0 LDAC0 LDAC1 LDAC2 MVAV3 OF XX XX XX MOVR INAC MVAV6 NOT JPNZ0 JPNZ1 JPNZ2 XX 是
11 0111111 + 11 1011000
11 0010111
[x-y]补= 10010111
x-y=(-1101001)2=(-105)10
说明：数据表示：2 分；计算∶2 分；最终结果 1 分。
-100
2．说明 IEEE 754 单精度浮点数表示的数值范围，并将 X = -101.110112 用 IEEE 754 单精度浮点数格式表示。
答：执行上述代码过程中 CACHE 的状态如下表：
访问顺序：1 2
3
4
5
6
数据
C A C H E
LDAC0 LDAC0 LDAC1 LDAC2 MVAV3
LDAC1 LDAC0 LDAC1 LDAC2 MVAV3
LDAC2 LDAC0 LDAC1 LDAC2 MVAV3
0F LDAC0 LDAC1 LDAC2 MVAV3 OF XX XX
三、某 CPU 与非常简单 CPU 具有相同的寄存器及存储器容量配置，其指令集如
下：
指令
指令码
操作
LDAC
00AAAAAA
ACM[AAAAAA]
STAC
01AAAAAA
M[AAAAAA]AC
ADD
10AAAAAA
ACAC+M[AAAAAA]
AND
11AAAAAA
ACACM[AAAAAA]
请为该 CPU 设计数据路径(包括 ALU)，并写出执行上述每条指令的 RTL 代码(取 指过程的 RTL 代码只写一遍)。(本题 15 分，数据路径 8 分，RTL 代码 7 分)
14 INAC LDAC0 LDAC1 LDAC2 MVAV3 OF XX XX XX MOVR INAC MVAV6 NOT JPNZ0 JPNZ1 JPNZ2 XX 否
15 MVAV6 LDAC0 LDAC1 LDAC2 MVAV3 OF XX XX XX MOVR INAC MVAV6 NOT JPNZ0 JPNZ1 JPNZ2 XX 是
二、计算题(每题 5 分，共 10 分)
1. 已知 x=-65，y=+40，用符号补码计算 x-y。注意：n+1=8。
解：[x]补=[-65]补=[-1000001]补=10111111； [y]补=[+40]补=[+0101000]补=00101000 [-y]补=11011000 [x-y]补=[x]补+[-y]补=11 0111111+11 1011000
JPNZ0 LDAC0 LDAC1 LDAC2 MVAV3 OF
JPNZ1 LDAC0 LDAC1 LDAC2 MVAV3 OF
XX XX
XX XX
XX XX
MOVR MOVR
INAC INAC
MVAV6 MVAV6 NOT NOT
JPNZ0 JPNZ1 JPNZ2 XX
JPNZ0 JPNZ1 JPNZ2 XX
18 JPNZ1 LDAC0 LDAC1 LDAC2 MVAV3 OF XX XX XX MOVR INAC MVAV6 NOT JPNZ0 JPNZ1 JPNZ2 XX 是
19 JPNZ2 LDAC0 LDAC1 LDAC2 MVAV3 OF XX XX XX MOVR INAC MVAV6 NOT JPNZ0 JPNZ1 JPNZ2 XX 是
1
4. 从内存中读取指令和读取操作数的过程相同，只是地址来源不同以及读出后 存放的去处不同。
答：对。
5. 主存仅由 SRAM 和 DRAM 两种半导体存储器组成，它们都是易失性存储器，所 以一旦断电，再开机仅能由硬盘直接启动执行。
答：错。主存是由 DRAM 和 ROM 两种半导体存储器组成。DRAM 是易失性存储器， 仅用于存储执行或待执行的程序和数据；ROM 是非易失性存储器，用来存放软 硬系统之间的映像程序，包括系统自检与启动引导等。
6. Cache 技术解决存储器系统的速度问题，虚拟存储器技术解决存储器系统的 容量问题，所以主存可以不要。
答：错。主存是多层存储器系统的核心层，是保证处理器正常执行程序的基础 设施。引入 Cache 技术是为了在主存速度的基础上提高速度，引入虚拟存储器 技术也是为了在主存容量的基础上扩充容量。离开了主存这一基础，就无法实 现速度的提高和容量的扩充。
否是
12 JPNZ2 LDAC0 LDAC1 LDAC2 MVAV3 OF XX XX XX MOVR INAC MVAV6 NOT JPNZ0 JPNZ1 JPNZ2 XX 是
13 MOVR LDAC0 LDAC1 LDAC2 MVAV3 OF XX XX XX MOVR INAC MVAV6 NOT JPNZ0 JPNZ1 JPNZ2 XX 是
7. Cache 技术中映像方法是基础，虚拟存储器技术中分页与分段管理方法是基 础。 答：对。
8. Cache 的性能指标是速度，主存的性能指标是性价比，虚拟存储器的性能指 标是容量。 答：错。Cache 的性能指标是其命中率；主存的性能指标是其存储容量、存取 时间、存储周期和存储器带宽；虚拟存储器的性能指标是主存的命中率。
命中率=15/19=79%
7
五、已知基于相对简单 CPU 的计算机系统配有 16KB 的物理内存，采用分页方式 管理虚拟存储空间，页大小为 4KB。当前内存的使用状况如下所示：
帧3
未使用
帧2 页4 帧1 页 2 帧0
页0
现在 CPU 要访问 4010 地址单元，请画图说明 MMU 如何实现将 CPU 输入的逻 辑地址转换成物理地址。(10 分)
数据路径之 ALU 部分：(4 分)
4
数据路径整体：(4 分)
5
四、下列代码段运行在采用相对简单 CPU 的计算机上，它包含一个 1K 大小的相 联 CACHE，该 CACHE 映像单位为 4B，运行前 CACHE 为空。求此段代码运行 2 轮 时 CACHE 的命中率。(10 分) 0000：LDAC 44B0 0003: MVAC 0004: MOVR 0005: INAC 0006: MVAC 0007: NOT 0008: JPNZ 0004 44B0: 0F
Biblioteka Baidu
答：转换过程如下图所示：(8 分)
页
偏移量
逻辑地址 4010： 0100 0000 0001 0000
F 0 00 1
2
01
3 4 10
VC
1 10
1 01 1 00
D
0
0
0 帧号
10 0000 0001 0000
8
页表
物理地址
说明：MMU 查页表首先查看有效位 V 是否为 1，是，则进行地址转换，并修 改计数值；否，则产生缺页中断。(2 分)
612 5342 53 4 2 5 3 4 7 8 R4 R10 R1 5 R2 R10 R1 5 R2 R10 R1 5 R2 R10 R5 R10
6 125 34 2 5 3 4 2 5 3 4
78
9
-23
+127
-126
-126
-23
+127
-(2-2 ) 2 -2 及 +2 +(2-2 ) 2 (2 分)
3
-10
规格化真值：X= -1.01110112
(1 分)
s=1 e=-10+1111111=01111101 f=01110110000000000000000 [X]浮=1 01111101 01110110000000000000000 (2 分)
MVAV3 LDAC0 LDAC1 LDAC2 MVAV3 OF XX XX
MOVR LDAC0 LDAC1 LDAC2 MVAV3 OF XX XX
XX XX XX
MOVR
INAC
MVAV6 NOT
7 INAC LDAC0 LDAC1 LDAC2 MVAV3 OF XX XX XX MOVR INAC MVAV6 NOT
=A 卷
课程 计算机组成与系统结构 考试形式（闭卷，考试）
题次 一 二 三 四 五 六 七 八 九 十 总分 评卷人
分数 40 10 15 10 10 15
100
评分
一、判断下列各题对错，对，不需要说明原因；错，请给出正确说明(每题 4 分，共 40 分)。
1．在处理器(CPU)的数据路径上流动的信息分别是指令、操作数和地址，它们 并不是同时在数据路径上流动，而是分时流动的。
9. RISC 指令集中每条指令的位数都相同（定长）；在 RISC 处理器中提高性能 的两种实现方法分别是采用指令流水线和大量使用寄存器。
2
答：对。
10. 指令流水线若想提高计算机系统的性能，必须解决的问题是执行指令的各 功能部件在操作上可以重叠进行 。 答：错。必须解决的问题除了执行指令的各功能部件在操作上可以重叠进行外， 还有数据冲突与分支冲突问题。
答：对。
2. 指令操作的对象是操作数，但在指令中仅给出操作数的地址；需要用此地址 直接寻找操作数。
答：错。指令中给出的地址是形式地址，需要根据指令中给出的寻址方式，将 此形式地址转换成实际地址，然后用实际地址去寻找操作数。
3. 指令集结构(ISA)包含了指令集和处理器内部的所有寄存器。
答：错。ISA 包含的内容是：指令集(指令格式、类型、寻址方式等) 、处理器 内部可供程序员编程使用的寄存器及与存储器交互的接口信息(地址与数据位 数)。
答：重新排序指令后的最终代码：(7 分) 6:R4R4+R5 1:R102(=3-1) 2:R1R1+R2 5:IF(R100)THEN GOTO 2 3:R2R1+R3 4:R10R10-1 7:R5R4+R6 8: R10R10+1
重新排序指令后的执行过程: (8 分)
T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15 T16 T17 T18 6125 3425 34 2 5 3 4 7 8
8 MVAV6 LDAC0 LDAC1 LDAC2 MVAV3 OF XX XX XX MOVR INAC MVAV6 NOT
9 NOT LDAC0 LDAC1 LDAC2 MVAV3 OF XX XX XX MOVR INAC MVAV6 LDAC0
6
命否是是否是否是是是 中？
接上表
访问顺序：11
答： RTL 代码：(7 分)
FETCH1:ARPC FETCH2:DRM,PCPC+1 FETCH3:IRDR[7..6],ARDR[5..0] LDAC1:DRM LDAC2:ACDR STAC1:DRAC STAC2:MDR ADD1:DRM ADD2:ACAC+DR AND1:DRM AND2:ACACDR
六、下列代码将在采用三段流水线(取指、译码并读取寄存器、执行并存结果) 的 RISC 处理器上执行。
1:R102 2:R1R1+R2 3:R2R1+R3 4:R10R10-1 5:IF(R100)THEN GOTO 2 6:R4R4+R5 7:R5R4+R6 采用通过编译优化解决冲突，请给出重新排序指令后的最终代码和执行过 程。(15 分，最终代码 7 分，执行过程 8 分)
16 NOT LDAC0 LDAC1 LDAC2 MVAV3 OF XX XX XX MOVR INAC MVAV6 NOT JPNZ0 JPNZ1 JPNZ2 XX 是
17 JPNZ0 LDAC0 LDAC1 LDAC2 MVAV3 OF XX XX XX MOVR INAC MVAV6 NOT JPNZ0 JPNZ1 JPNZ2 XX 是
11 0111111 + 11 1011000
11 0010111
[x-y]补= 10010111
x-y=(-1101001)2=(-105)10
说明：数据表示：2 分；计算∶2 分；最终结果 1 分。
-100
2．说明 IEEE 754 单精度浮点数表示的数值范围，并将 X = -101.110112 用 IEEE 754 单精度浮点数格式表示。
答：执行上述代码过程中 CACHE 的状态如下表：
访问顺序：1 2
3
4
5
6
数据
C A C H E
LDAC0 LDAC0 LDAC1 LDAC2 MVAV3
LDAC1 LDAC0 LDAC1 LDAC2 MVAV3
LDAC2 LDAC0 LDAC1 LDAC2 MVAV3
0F LDAC0 LDAC1 LDAC2 MVAV3 OF XX XX
三、某 CPU 与非常简单 CPU 具有相同的寄存器及存储器容量配置，其指令集如
下：
指令
指令码
操作
LDAC
00AAAAAA
ACM[AAAAAA]
STAC
01AAAAAA
M[AAAAAA]AC
ADD
10AAAAAA
ACAC+M[AAAAAA]
AND
11AAAAAA
ACACM[AAAAAA]
请为该 CPU 设计数据路径(包括 ALU)，并写出执行上述每条指令的 RTL 代码(取 指过程的 RTL 代码只写一遍)。(本题 15 分，数据路径 8 分，RTL 代码 7 分)
14 INAC LDAC0 LDAC1 LDAC2 MVAV3 OF XX XX XX MOVR INAC MVAV6 NOT JPNZ0 JPNZ1 JPNZ2 XX 否
15 MVAV6 LDAC0 LDAC1 LDAC2 MVAV3 OF XX XX XX MOVR INAC MVAV6 NOT JPNZ0 JPNZ1 JPNZ2 XX 是
二、计算题(每题 5 分，共 10 分)
1. 已知 x=-65，y=+40，用符号补码计算 x-y。注意：n+1=8。
解：[x]补=[-65]补=[-1000001]补=10111111； [y]补=[+40]补=[+0101000]补=00101000 [-y]补=11011000 [x-y]补=[x]补+[-y]补=11 0111111+11 1011000
JPNZ0 LDAC0 LDAC1 LDAC2 MVAV3 OF
JPNZ1 LDAC0 LDAC1 LDAC2 MVAV3 OF
XX XX
XX XX
XX XX
MOVR MOVR
INAC INAC
MVAV6 MVAV6 NOT NOT
JPNZ0 JPNZ1 JPNZ2 XX
JPNZ0 JPNZ1 JPNZ2 XX
18 JPNZ1 LDAC0 LDAC1 LDAC2 MVAV3 OF XX XX XX MOVR INAC MVAV6 NOT JPNZ0 JPNZ1 JPNZ2 XX 是
19 JPNZ2 LDAC0 LDAC1 LDAC2 MVAV3 OF XX XX XX MOVR INAC MVAV6 NOT JPNZ0 JPNZ1 JPNZ2 XX 是
1
4. 从内存中读取指令和读取操作数的过程相同，只是地址来源不同以及读出后 存放的去处不同。
答：对。
5. 主存仅由 SRAM 和 DRAM 两种半导体存储器组成，它们都是易失性存储器，所 以一旦断电，再开机仅能由硬盘直接启动执行。
答：错。主存是由 DRAM 和 ROM 两种半导体存储器组成。DRAM 是易失性存储器， 仅用于存储执行或待执行的程序和数据；ROM 是非易失性存储器，用来存放软 硬系统之间的映像程序，包括系统自检与启动引导等。
6. Cache 技术解决存储器系统的速度问题，虚拟存储器技术解决存储器系统的 容量问题，所以主存可以不要。
答：错。主存是多层存储器系统的核心层，是保证处理器正常执行程序的基础 设施。引入 Cache 技术是为了在主存速度的基础上提高速度，引入虚拟存储器 技术也是为了在主存容量的基础上扩充容量。离开了主存这一基础，就无法实 现速度的提高和容量的扩充。
否是
12 JPNZ2 LDAC0 LDAC1 LDAC2 MVAV3 OF XX XX XX MOVR INAC MVAV6 NOT JPNZ0 JPNZ1 JPNZ2 XX 是
13 MOVR LDAC0 LDAC1 LDAC2 MVAV3 OF XX XX XX MOVR INAC MVAV6 NOT JPNZ0 JPNZ1 JPNZ2 XX 是
7. Cache 技术中映像方法是基础，虚拟存储器技术中分页与分段管理方法是基 础。 答：对。
8. Cache 的性能指标是速度，主存的性能指标是性价比，虚拟存储器的性能指 标是容量。 答：错。Cache 的性能指标是其命中率；主存的性能指标是其存储容量、存取 时间、存储周期和存储器带宽；虚拟存储器的性能指标是主存的命中率。
命中率=15/19=79%
7
五、已知基于相对简单 CPU 的计算机系统配有 16KB 的物理内存，采用分页方式 管理虚拟存储空间，页大小为 4KB。当前内存的使用状况如下所示：
帧3
未使用
帧2 页4 帧1 页 2 帧0
页0
现在 CPU 要访问 4010 地址单元，请画图说明 MMU 如何实现将 CPU 输入的逻 辑地址转换成物理地址。(10 分)
数据路径之 ALU 部分：(4 分)
4
数据路径整体：(4 分)
5
四、下列代码段运行在采用相对简单 CPU 的计算机上，它包含一个 1K 大小的相 联 CACHE，该 CACHE 映像单位为 4B，运行前 CACHE 为空。求此段代码运行 2 轮 时 CACHE 的命中率。(10 分) 0000：LDAC 44B0 0003: MVAC 0004: MOVR 0005: INAC 0006: MVAC 0007: NOT 0008: JPNZ 0004 44B0: 0F
Biblioteka Baidu
答：转换过程如下图所示：(8 分)
页
偏移量
逻辑地址 4010： 0100 0000 0001 0000
F 0 00 1
2
01
3 4 10
VC
1 10
1 01 1 00
D
0
0
0 帧号
10 0000 0001 0000
8
页表
物理地址
说明：MMU 查页表首先查看有效位 V 是否为 1，是，则进行地址转换，并修 改计数值；否，则产生缺页中断。(2 分)
612 5342 53 4 2 5 3 4 7 8 R4 R10 R1 5 R2 R10 R1 5 R2 R10 R1 5 R2 R10 R5 R10
6 125 34 2 5 3 4 2 5 3 4
78
9