第三讲 版图设计规则
版图设计规则
第三十八页，编辑于星期三：二十点 分。
DRC规则文件
举例：
gate = geomAnd( GT TO ) connect = geomAndNot( GT TO ) drc( connect TO
( sep < 2.0) " Field Poly to Active spacing < 2.0") drc( gate TO
W1 = geomOr( "W1" )
；接触孔
A1 = geomOr( "A1" )
；铝线
drc(GT TO (enc<2) "Poly Overhang out of Active into Field<2.0")
第三十七页，编辑于星期三：二十点 分。
DRC规则文件
geomAnd（）把括号内层次“与”之后再 赋给前面的新层次。
第二十页，编辑于星期三：二十点 分。
Layer Processing（层处理命令）
•层处理命令的类型
第二十一页，编辑于星期三：二十点 分。
Layer Processing（层处理命令）
•Logical Commands（逻辑命令）
ndiff poly Original layer
第二十二页，编辑于星期三：二十点 分。
第十七页，编辑于星期三：二十点 分。
Tf & display
第十八页，编辑于星期三：二十点 分。
第十九页，编辑于星期三：二十点 分。
DRC（设计规则检查 Design Rule Check）
•层的概念
Original Layer 初始层 Derived Layer 衍（派）生层 Layer Processing 层处理 Geometry 几何图形
第三讲 版图设计规则
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版图验证
版图检查和验证主要包括对版图进行几何设计规 则检查DRC （Design Rule Check）、电学规 则检查ERC（Electrical Rule Check）、版图与 原理图一致性检查LVS（Layout Versus Schematic）
17
②解剖同类型的IC的产品
解剖同类型IC产品，可作为自己设计和生 产的借鉴。解剖工作包括版图分析和基本尺寸 的测量，元件性能测试和工艺解剖和分析三个 方面。通过版图分析和基本尺寸的测量可获得 实际的线路图和逻辑功能图，可了解到版图布 局，还可取得各种元件尺寸的数据以了解其它 单位或国外制版和光刻水平。但应注意“侵权” 问题。
24
硅栅CMOS 版图和工艺的关系
1. 阱——做N阱和P阱封闭图形处，窗口注入形成P管和N管 的衬底
2. 有源区——做晶体管的区域（G、D、S、B区)，封闭图形 处是氮化硅掩蔽层，该处不会长场氧化层
3. 多晶硅——做硅栅和多晶硅连线。封闭图形处，保留多晶 硅
4. 有源区注入——P+、N+区（select)。做源漏及阱或衬底 连接区的注入
• 尽量使VDD、VSS接触孔的长边相互平行。
• 接VDD的孔尽可能离阱近一些。
• 接VSS的孔尽可能安排在阱的所有边上（P阱）。
22
（2）尽量不要使多晶硅位于p+区域上 多晶硅大多用n+掺杂，以获得较低的电阻
率。若多晶硅位于p+区域，在进行p+掺杂时多 晶硅已存在，同时对其也进行了掺杂——导致 杂质补偿，使多晶硅。
版图设计规则
精选ppt
12
设Байду номын сангаас规则
3、最小交叠(minOverlap) 交叠有两种形式： a)一几何图形内边界到另一图形的内边界长度(overlap)，
如图 (a) b)一几何图形外边界到另一图形的内边界长度(extension)，
如图 (b)
精选ppt
13
TSMC_0.35μm CMOS工艺版图 各层图形之间最小交叠
精选ppt
14
设计规则举例
Metal相关的设计规则列表
编号 描 述 尺 寸
5a 金属宽度 2.5
5b 金属间距 2.0
目的与作用
保证铝线的良好 电导
防止铝条联条
精选ppt
15
设计规则举例
精选ppt
16
tf文件(Technology File)和display.drf文件
这两个文件可由厂家提供，也可由设计人员根 据design rule自已编写。
•Sizing Commands（尺寸命令）
把整个图形扩展
扩展边沿
线扩精选展ppt
26
Layer Processing（层处理命令）
•Selection Commands（选择命令）
顶点
octagon
图形
精选ppt
27
Layer Processing（层处理命令）
(NM OMS/1P-MM5O(7S8防m止O穿h通m/注sq入) T）hickVTN/VtoPpN-m=eNta/l P(1C8hmaOnhnmel/sq)
Threshold Voltage Adjust
（NMOS阈值电压调节注入）
精选ppt
6
设计规则(design rule)
版图设计规则操作说明
版图设计规则操作说明一．边和多边形的逻辑操作1．[destLayer = ] geomAnd(layer1 layer2)将layer1和layer2层内的边或多边形相与的结果存放到destLayer层。
若layer1或layer2中有一层为边，则执行边的逻辑操作，反之执行多边形的逻辑操作。
layer1和layer2可以为原始版图中的某一层，在版图层名称两侧添加引号如“POL Y”。
2．[destLayer = ] geomAndNot(layer1 layer2)在layer1层边或多边形中减去layer2层边或多边形，结果存放到destLayer层。
若layer1或layer2中有一层为边，则执行边的逻辑操作，反之执行多边形的逻辑操作。
layer1和layer2可以为原始版图中的某一层，在版图层名称两侧添加引号如“POL Y”。
3．[destLayer = ] geomXor(layer1 layer2)将layer1和layer2层内的边或多边形异或的结果存放到destLayer层。
若layer1或layer2中有一层为边，则执行边的逻辑操作，反之执行多边形的逻辑操作。
layer1和layer2可以为原始版图中的某一层，在版图层名称两侧添加引号如“POL Y”。
4．[destLayer = ] geomOr(layer1 [layer2 layer3…])将一层或者多层边或者多边形相或后的结果存放到destLayer层。
若layer1或layer2中有一层为边，则执行边的逻辑操作，反之执行多边形的逻辑操作。
layer1和layer2可以为原始版图中的某一层，在版图层名称两侧添加引号如“POL Y”。
二．边的获取1．[destLayer = ] geomGetEdge(layer1 relation layer2)将layer1层中与layer2中的边满足指定关系的边存放到destLayer层中，relation可以为butting、coincident、outside、inside、not_over、over。
版图设计准则
伸展
Space 间距
Overlap 重叠
Enclosure 覆盖 1.请记住这些名称的定义 2.后面所介绍的 layout rules 必须熟记， 在画layout 时须遵守这些规则。
版图设计准则 (‘Rule’ for performance)
• • • • 匹配 抗干扰 寄生的优化 可靠性
匹配设计
设计规则
• 设计规则的目的是 确定掩膜版的间距， 它是提高器件密度 和提高成品率的折 衷产物。 • 设计规则决定最小 的逻辑门，最小的 互连线，因此可以 决定影响延迟的寄 生电阻，电容等。 • 设计规则常表达为 λ ，λ 是最小栅长 的0.5倍。
影响匹配的一些因素
晶体管的匹配问题
• 用大小一致的晶体管 • 把大晶体管分解为几 个大小相同的晶体管 • 所有要匹配的晶体管 的电流方向要求一致 • 所有匹配的器件都要 求有相同的边界条件， 如果不同，则要加虚 假（dummy）器件 • 差分对要采用共质心 设计
电源线
掩蔽技术
• 掩蔽技术可以防护来自于或者去向衬底的电容耦 合。可以减小两条金属线之间的cross-talk
引言
所设计的版图：
引言
加工后得到的实际芯片版图例子：
引言
• 加工过程中的非理想因素
– – – – – 制版光刻的分辨率问题 多层版的套准问题 表面不平整问题 流水中的扩散和刻蚀问题 梯度效应
典型的IC设计流程
A. 总体设计流程
行为描述
将行为级描述（HDL）转 换成寄存器传输级（RTL）的 结构描述 • 将逻辑级的行为描述
（状态转移图、布尔方程、真值表、 转换成逻辑级的结构描述（逻辑门 的网表）； • 逻辑优化 • 逻辑仿真，采用硬件仿真（PLD、FPGA） • 测试综合（提供自动测试图性生成，可消 除设计中的冗余逻辑，诊断设计中的 不可测逻辑结构）
eetop[1].cn_【版图设计的一般规则】
![eetop[1].cn_【版图设计的一般规则】](https://img.taocdn.com/s3/m/bb5233a1284ac850ad024290.png)
【版图设计的一般规则】版图设计总的原则是既要充分利用硅片面积，又要在工艺条件允许的限度内尽可能提高成品率．版图面积(包括压焊点在内)尽可能小而接近方形，以减少每个电路实际占有面积；生产实践表明，当芯片面积降低10%，则每个大圆片上的管芯成品率可以提高15％~25%。
下面讨论版图设计时所应遵循的一般原则。
①隔离区的数目尽可能少pn结隔离的隔离框面积约为管芯面积的三分之一，隔离区数目少，有利于减小芯片面积。
集电极电位相同的晶体管，可以放在同一隔离区。
二极管按晶体管原则处理。
全部电阻可以放在同一隔离区内，但隔离区不宜太大，否则会造成漏电大，耐压低。
为了走线方便，电阻也可以分别放在几个隔离区内。
各压焊块(地压焊块除外)都故在隔离区内，以防止压焊时压穿SiO2，造成与衬底短路，管芯外围也要进行大面积隔离扩散，以减少输入端箝位二极管的串联电阻。
②注意防止各种寄生效应隔离槽要接电路最负电位，电阻岛的外延层接最高电位。
这是保证pn隔离效果的必要条件，使pn隔离区结始终处于反偏置状态。
输入与输出端应尽可能远离，以防止发生不应有的影响。
电阻等发热元件要故在芯片中央。
使芯片温度分布均匀。
设计铝条时，希望铝条尽量短而宽。
铝条本身也要引入串连电阻，因此也需计算铝条引入的串联电阻对线路的影响。
铝条不能相交，在不可避免的交叉线时，可让一条或几条铝条通过多发射极管的发射极区间距或发射区与基区间距，也可从电阻上穿过，但不应跨过三次氧化层。
必须采用“磷桥”穿接时，要计算“磷桥”引入的附加电阻对电路特性的影响。
一般不允许“磷桥”加在地线上。
但是在设计IC时应尽可能避免使用扩散条穿接方式，因为扩散条不仅带来附加电阻和寄生电容，同时还占据一定面积。
在LSI中，当一层布线无法保证实现元件之间的必要联接时，普遍使用多层布线，如图所示。
铝条压焊点电极要有合理分布，应符合引出脚排列。
④保证元件的对称性参数要求相互一致的元件，应放在邻近的区域。
几何结构尽可能对称，不能只考虑走线方便而破坏对称性。
电路版图设计和规则
第三章集成电路版图设计每一个电路都可以做的很完美,对应的版图也可以画的很艺术，需要的是耐心和细心，当然这需要知识，至少我这么认为。
3.1认识设计规则（design rule）什么是设计规则？根据实际工艺水平(包括光刻精度、刻蚀能力、对准容差等)和成品率要求，给出的一组同一工艺层及不同工艺层之间几何尺寸的限制，主要包括线宽、间距、覆盖、露头、凹口、面积等规则，分别给出它们的最小值，以防止掩膜图形的断裂、连接和一些不良物理效应的出现。
芯片上每个器件以及互连线都占有有限的面积。
它们的几何图形形状由电路设计者来确定。
（从图形如何精确地光刻到芯片上出发，可以确定一些对几何图形的最小尺寸限制规则，这些规则被称为设计规则）制定设计规则的目的：使芯片尺寸在尽可能小的前提下，避免线条宽度的偏差和不同层版套准偏差可能带来的问题，尽可能地提高电路制备的成品率。
设计规则中的主要内容：Design Rule通常包括相同层和不同层之间的下列规定：最小线宽Minimum Width最小间距Minimum Spacing最小延伸Minimum Extension最小包围Minimum Enclosure最小覆盖Minimum Overlay集成电路版图设计规则通常由集成电路生产线给出，版图设计者必须严格遵守！！！3.2模拟集成电路版图设计中遵从的法则3.2.1电容的匹配对于IC layout工程师来说正确地构造电容能够达到其它任何集成元件所不能达到的匹配程度。
下面是一些IC版图设计中电容匹配的重要规则。
1）遵循三个匹配原则：它们应该具有相同方向、相同的电容类型以及尽可能的靠近。
这些规则能够有效的减少工艺误差以确保模拟器件的功能。
2）使用单位电容来构造需要匹配的电容，所有需要匹配的电容都应该使用这些单位电容来组成，并且这些电容应该被并联，而不是串联。
3）使用正方块电容，并且四个角最好能够切成45度角。
周长变化是导致不匹配的最主要的随机因素，周长和面积的比值越小，就越容易达到高精度的匹配。
版图设计规则及验证
N阱层相关的设计规则
编 号 1.1 1.2 1.3 描 述 尺 寸 3.0 6.0 2.5 目的与作用 保证光刻精度和器件尺寸 防止不同电位阱间干扰 保证N阱四周的场注N区环的 尺寸 减少闩锁效应
N阱最小宽度 N阱最小外间距 N阱内N阱覆盖P+
1.4
N阱外N阱到N+距 离
3.5
N阱设计规则示意图
光刻5：N管源漏区注入光刻
N+注入
N- Si 阱
P-S i Sub
光刻6：接触孔光刻
6#版为接触孔掩膜。用来确定欧姆接触的大小和 位置。
光刻6：接触孔光刻
N- Si 阱
P-S i Sub
光刻7：金属引线光刻
7#版为金属图形(电极和连线)掩膜。用于确定集成 元器件电极引出和互连布线的位置和形状。在上 一版接触孔光刻之后,硅片表面用CVD法淀积上一 层金属膜,用该版留下所要的金属膜,实现金属层欧 姆引出和互连。
目的与作用
保证多晶硅线的必要电导 防止多晶硅联条 保证沟道区尺寸 保证栅长及源、漏区的截 断 保证电流在整个栅宽范围 内均匀流动
多晶硅最小宽 度 多晶硅间距 与有源区最小 外间距 多晶硅伸出有 源区 与有源区最小 内间距
Poly相关设计规则示意图
Contact相关的设计规则列表
编 号 4.1 描 述 尺 寸 目的与作用 保证与铝布线的良好接触 接触孔大小 0.8x0.8
几何规则检查命令width EXT
几何规则检查命令 INT
几何规则检查命令 ENC
几何图形的逻辑运算
几何图形的AND逻辑运算 几何图形的NOT逻辑运算
几何图形的OR逻辑运算
几何图形的XOR逻辑运算
版图设计规则
设计规则(design rule)
•TSMC_0.35μm CMOS工艺中各版图层的线条最小宽度
第十页，编辑于星期三：二十点 分。
设计规则(design rule)
2、最小间距(minSep) 间距指各几何图形外边界之间的距离。
第十一页，编辑于星期三：二十点 分。
inlayer1和inlayer2是代表要处理的版图层次。
function中定义的是实际检查的规则，关键字有sep （不同图形之间的间距）, width, enc（露头）, ovlp(过覆盖), area, notch（挖槽的宽度）等。关系有 >, <, >=, <=, ==等。结合起来就是：sep<3, width<4, 1<enc<5 等关系式。
第三十六页，编辑于星期三：二十点 分。
DRC规则文件
举例：
drcExtractRules(
bkgnd = geomBkgnd()
NT = geomOr( "NT" )
；N阱，假设
技术文件中以”NT”为名。
TO = geomOr( "TO" )
；有源区,
GT = geomOr( "GT" )
；多晶硅
(b)
第十三页，编辑于星期三：二十点 分。
TSMC_0.35μm CMOS工艺版图 各层图形之间最小交叠
第十四页，编辑于星期三：二十点 分。
设计规则举例
Metal相关的设计规则列表
编号 描 述 尺
目的与作用
寸
5a 金属宽度 2.5 保证铝线的良好电
导
5b 金属间距 2.0
版图设计规则
精选课件
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设计规则举例
Metal相关的设计规则列表
编号 描 述 尺 寸
5a 金属宽度 2.5
5b 金属间距 2.0
目的与作用
保证铝线的良好 电导
防止铝条联条
精选课件
15
设计规则举例
精选课件
16
tf文件(Technology File)和display.drf文件
这两个文件可由厂家提供，也可由设计人员根 据design rule自已编写。
• 版图的设计有特定的规则，规则是集成
电路制造厂家根据自已的工艺特点而制定
的。因此，不同的工艺就有不同的设计规
则。设计者只有得到了厂家提供的规则以
后，才能开始设计。
精选课件
7
设计规则(design rule)
两种规则： (a) 以λ(lamda)为单位的设计规则—相对单位 (b) 以μm（micron)为单位的设计规则—绝对单位 如果一种工艺的特征尺寸为S μm,则λ=S/2 μm， 选用λ为单位的设计规则主要与MOS工艺的成比例 缩小有关。
设计规则主要包括各层的最小宽度、层与层之 间的最小间距、最小交叠等。ห้องสมุดไป่ตู้
精选课件
8
设计规则(design rule)
1、最小宽度(minWidth) 最小宽度指封闭几何图形的内边之间的距离
在利用DRC(设计规则检查)对版图进行几何规则检查时，对于宽度低 于规则中指定的最小宽度的几何图形，计算机将给出错误提示。
原始层
poly
diff
精选课件
23
Layer Processing（层处理命令）
•Relational Commands （关系命令）
版图设计规则分析
设计规则(design rule)
2、最小间距(minSep) 间距指各几何图形外边界之间的距离。
TSMC_0.35μm CMOS工艺版图 各层图形之间的最小间距
设计规则
3、最小交叠(minOverlap) 交叠有两种形式： a)一几何图形内边界到另一图形的内边界长度(overlap)， 如图 (a) b)一几何图形外边界到另一图形的内边界长度(extension)， 如图 (b)
版图设计规则
版图概述
定义：版图(Layout)是集成电路设计者将设计 并模拟优化后的电路转化成的一系列几何图形， 包含了集成电路尺寸、各层拓扑定义等器件相 关的物理信息数据。 集成电路制造厂家根据这些数据来制造掩膜。 掩膜上的图形决定着芯片上器件或连接物理层 的尺寸。因此版图上的几何图形尺寸与芯片上 物理层的尺寸直接相关。
举例：
gate = geomAnd( GT TO ) connect = geomAndNot( GT TO ) drc( connect TO ( sep < 2.0) " Field Poly to Active spacing < 2.0") drc( gate TO (sep < 1.5) " Active Poly to Active spacing < 1.5")
drc(GT TO (enc<2) "Poly Overhang out of Active into Field<2.0")
DRC规则文件
geomAnd（）把括号内层次“与”之后再 赋给前面的新层次。 geomAndNot（）是把括号内层次“与非” 之后再赋给前面的新层次。
版图课程设计规则
版图课程设计规则一、教学目标本课程的教学目标是使学生掌握XX学科的基本概念、原理和方法，能够运用所学知识解决实际问题；提高学生的XX技能，如观察、实验、分析、推理等；培养学生的科学态度和价值观，使其具备创新精神和团队合作能力。
具体目标如下：1.知识目标：（1）了解XX学科的基本概念和原理；（2）掌握XX学科的基本方法和技能；（3）熟悉XX学科的发展历程和现状。
2.技能目标：（1）能够运用所学知识解决实际问题；（2）具备观察、实验、分析、推理等基本科研能力；（3）学会查阅文献、整理资料、撰写科研报告。
3.情感态度价值观目标：（1）培养对XX学科的兴趣和热情；（2）树立科学精神和批判性思维；（3）具备团队合作能力和创新意识。
二、教学内容根据课程目标，本课程的教学内容主要包括以下几个方面：1.XX学科的基本概念和原理：通过讲解、案例分析等方式，使学生了解并掌握XX学科的基本知识。
2.XX学科的基本方法和技能：通过实验、实践等方式，让学生学会运用所学知识解决实际问题。
3.XX学科的发展历程和现状：通过介绍相关历史事件和前沿动态，使学生了解XX学科的发展脉络。
4.实际问题的解决：引导学生运用所学知识分析、解决实际问题，提高学生的实践能力。
三、教学方法本课程采用多种教学方法，以激发学生的学习兴趣和主动性：1.讲授法：系统地传授学科知识，为学生提供扎实的理论基础。
2.讨论法：学生进行小组讨论，培养学生的思考能力和团队合作精神。
3.案例分析法：通过分析典型病例，使学生学会将理论知识应用于实际问题。
4.实验法：引导学生动手实践，培养学生的实验技能和科研素养。
四、教学资源为了支持教学内容和教学方法的实施，丰富学生的学习体验，我们将采用以下教学资源：1.教材：选用国内权威的XX学科教材，为学生提供系统的知识结构。
2.参考书：推荐相关领域的经典著作和最新研究论文，拓宽学生的知识视野。
3.多媒体资料：利用课件、视频等资料，提高课堂教学的趣味性和生动性。
版图设计规则
ndiff
poly Original layer
Layer Processing（层处理命令）
•Logical Commands（逻辑命令）
原始层
poly
diff
Layer Processing（层处理命令）
•Relational Commands （关系命令）
利用这些原始层次的“与或非”关系可以生成 设计规则检查所需要的额外层次
drcExtractRules( bkgnd = geomBkgnd() NT = geomOr( "NT" ) TO = geomOr( "TO" ) GT = geomOr( "GT" ) W1 = geomOr( "W1" ) A1 = geomOr( "A1" )
•当technology file 创建后，用于divDaRDCR的C.r规ul则 在drcExtractRules 中定义
DRC (Design Rule Check)的命令
•DRC Function DRC函数
槽口
DRC (Design Rule Check)的命令
DRC规则文件
geomOr( )语句的目的是把括号里的层次合并起 来，也就是或的关系。
DRC规则文件
举例：
gate = geomAnd( GT TO ) connect = geomAndNot( GT TO ) drc( connect TO
( sep < 2.0) " Field Poly to Active spacing < 2.0") drc( gate TO
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• 有源区最小间距10um Active to Active Spacing =10um
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版图设计规则的应用
•多晶硅条最小宽度5 um Poly minum width =5 um
• 多晶硅条最小间距5 um poly to poly spacing=5 um
• 离子注入区对有源区最 小覆盖10 um
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CMOS IC 版图设计技巧
1、布局要合理 （1）引出端分布是否便于使用或与其他相关电路兼容，是否 符合管壳引出线排列要求。 （2）特殊要求的单元是否安排合理，如p阱与p管漏源p+区离 远一些，使pnp，抑制Latch-up，尤其是输出级更应注意。 （3）布局是否紧凑，以节约芯片面积，一般尽可能将各单元 设计成方形。 （4）考虑到热场对器件工作的影响，应注意电路温度分布是 否合理。
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版图设计规则
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版图设计规则
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版图设计规则
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版图设计规则
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版图设计规则的应用
• p阱之间间距20um.
Pwell to pwell spacing =20um
• P阱对有源区的最小 覆盖10um
p-well surround active =10um
• 有源区最小宽度10um Active minium width =10um
• 铝条对铝引线孔最小 覆盖2.5um
• 引线孔距扩散区最小 距离5um15来自3. 版图设计的准备工作
在进行版图设计以前，必须进行充分的准备工作。 一般包括以下几方面。
①了解工艺现状，确定工艺路线
确定选用标准pn结隔离或对通隔离工艺或等平 面隔离工艺。由此确定工艺路线及光刻掩膜版的块数。
由制版和光刻工艺水平确定最小接触孔的尺寸和 光刻套刻精度。光刻工艺的分辨率，即能刻蚀图形的 最小宽度，受到掩膜分辨率、光刻胶分辨率、胶膜厚 度、横向腐蚀等多因素的限制。套刻精度与光刻机的 精度和操作人员的熟练程度关系密切。
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②解剖同类型的IC的产品
解剖同类型IC产品，可作为自己设计和生 产的借鉴。解剖工作包括版图分析和基本尺寸 的测量，元件性能测试和工艺解剖和分析三个 方面。通过版图分析和基本尺寸的测量可获得 实际的线路图和逻辑功能图，可了解到版图布 局，还可取得各种元件尺寸的数据以了解其它 单位或国外制版和光刻水平。但应注意“侵权” 问题。
第二讲：版图设计规则
1
1. 设计规则或规整格式设计规则
70年代末，Meed和Conway倡导以无量纲的“”为单位 表示所有的几何尺寸限制，把大多数尺寸（覆盖，出头等等） 约定为的倍数。通常取栅长度L的一半，又称等比例设计规 则。由于其规则简单，主要适合于芯片设计新手使用，或不要 求芯片面积最小，电路特性最佳的应用场合。在这类规则中， 把绝大多数尺寸规定为某一特征尺寸“”的某个倍数。与工 艺线所具有的工艺分辨率有关，线宽偏离理想特征尺寸的上限 以及掩膜版之间的最大套准偏差。
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4、CMOS电路版图设计对布线和接触孔的特殊要求
（1）为抑制Latch up，要特别注意合理布置电源接触孔和
16
要了解采用的管壳和压焊工艺。封装形式 可分为金属圆筒塑(TO-5型)、扁平封装型和双 列直插型(DIP)等多种，管芯压点分布必须和管 壳外引脚排列相吻合。当采用热压焊时，压焊 点的面积只需70μm×70μm，超声压焊需 100μm×100μm ~125μm×25μm，金丝球焊 需125μm ×125μm，金丝球焊牢固程度高， 金丝在靠近硅片压点处是垂直的，可压到芯片 纵深处(但必须使用温度SiO2纯化层)，使用起 来很灵活。
• 铝引线孔7.5*7.5 um*um
p-select surround active =10 um n-select surround active
=10um Metal1 Contact Exact Size
=7.5um
14
版图设计规则的应用
1、Metal1 Minimum Width =10um
•铝条最小宽度10um
2、Metal1 to Metal1 Spacing=10um •铝条间距最小10um
3、Metal1 surround Contact=2.5um
4、Metal1 Contact to P-Select spacing=5um
Metal1 Contact to N-Select spacing=5um
优点：版图设计独立于工艺和实际尺寸。
3
2. 微米设计规则
80年代中期，为适应VLSI MOS电路制造工 艺，发展了以微米为单位的绝对值表示的版图 规则。针对一些细节进行具体设计，灵活性大， 对电路性能的提高带来很大方便。
适用于有经验的设计师以及力求挖掘工艺潜 能的场合。目前一般的MOS IC研制和生产中， 基本上采用这类规则。其中每个被规定的尺寸 之间没有必然的比例关系。显然，在这种方法 所规定的规则中，对于一个设计级别，就要有 一整套数字，因而显得烦琐。但由于各尺寸可 相对独立地选择，所以可把尺寸定得合理。
19
2、单元配置恰当 （1）芯片面积降低10%，管芯成品率/ 圆片 可提高1520%。 （2）多用并联形式，如或非门，少用串 联形式，如与非门。 （3）大跨导管采用梳状或马蹄形，小跨 导管采用条状图形，使图形排列尽可能规 整。
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3、布线合理
1）布线面积往往为其电路元器件总面积的几倍，在多层布线中 尤为突出。 2）扩散条/多晶硅互连多为垂直方向，金属连线为水平方向， 电源地线采用金属线，与其他金属线平行。 3）长连线选用金属。 4）多晶硅穿过Al线下面时，长度尽可能短，以降低寄生电容。 5）注意VDD、VSS布线，连线要有适当的宽度。 6）容易引起“串扰”的布线（主要为传送不同信号的连线）， 一定要远离，不可靠拢平行排列。
4
版图设计规则
(一)、设计的类型 • Minimum Width • Exact Width • Not Exist • Spacing • Surround • Overlap • Extension • Density
5
版图设计规则
6
版图设计规则
7
版图设计规则 （3）Not Exist
在指定的层上，所有object都不能存在.这 是唯一不含距离的规则