与非型基本RS触发器的状态图
rs触发器ppt课件
04 RS触发器的设计与实现
CHAPTER
设计思路与步骤
确定触发器的功能需求
根据题目要求，确定RS触发器是作为置位器还是复位器使用 ，或者同时具有置位和复位功能。
选择合适的逻辑门
根据电路设计需求，选择合适的逻辑门（如与门、或门、非 门等）进行组合，实现RS触发器的逻辑功能。
设计思路与步骤
• 确定输入和输出信号：根据设计需求，确定RS触 发器的输入信号（置位信号、复位信号）和输出 信号。
RS触发器PPT课件
目录
CONTENTS
• RS触发器简介 • RS触发器的逻辑功能 • RS触发器的真值表与波形图 • RS触发器的设计与实现 • RS触发器的应用案例 • RS触发器的常见问题与解决方案
ห้องสมุดไป่ตู้
01 RS触发器简介
CHAPTER
定义与工作原理
定义
RS触发器是一种最简单的触发器 ，由两个交叉耦合的与非门构成 ，具有置位、复位和保持功能。
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•·
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3. 滤波技术：在输入输出端加入滤波器，滤除高频噪声 ，提高信号的信噪比。
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1. 隔离措施：采用隔离变压器、光耦合器等隔离元件， 将干扰源与触发器电路隔离，减小干扰对电路的影响。
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4. 冗余设计：采用冗余电源、冗余备份等措施，提高系 统的容错能力，增强抗干扰能力。
4. 软件算法优化：通过软件算法优化，减小信号的量 化误差，提高信号的分辨率，从而降低抖动。
问题二：如何提高RS触发器的抗干扰能力？
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抗干扰能力是指RS触发器在存在噪声或干扰的情况下， 保持正常工作能力的性能。
基本rs触发器的逻辑功能、构成、逻辑状态表、逻辑符号
基本rs触发器的逻辑功能、构成、逻辑状态表、逻辑符号————————————————————————————————作者：————————————————————————————————日期：基本rs触发器的逻辑功能、构成、逻辑状态表、逻辑符号将两个与非门的输出端、输入端相互交叉连接，就构成了基本R-S触发器，如下图所示。
正常工作时输出端Q和的逻辑状态相反。
通常用Q端的状态来表示触发器的状态，当Q=0时称触发器为0态或复位状态，Q=1时称触发器为1态或置位状态。
下面分四种情况来讨论触发器的逻辑功能。
（1）RD=1，SD=1。
设触发器处于0态，即Q=0，=1。
根据触发器的逻辑电路图，此时Q=0反馈到门G2的输入端，从而保证了=1；而=1反馈到门G1的输入端，与SD=1共同作用，又保证了Q=0。
因此触发器仍保持了原来的0态。
设触发器处于1态，即Q=1、=0。
=0反馈到门G1的输入端，从而保证了Q=1；而Q=1反馈到门G2的输入端，与RD=1共同作用，又保证了=0。
因此触发器仍保持了原来的1态。
可见，无论原状态为0还是为1，当RD和SD均为高电平时，触发器具有保持原状态的功能，也说明触发器具有记忆0或1的功能。
正因如此，触发器可以用来存放一位二进制数。
（2）RD=0，SD=1。
当RD =0时，无论触发器原来的状态如何，都有=1；这时门G1的两输入端都为1，则有Q=0，所以触发器置为0态。
触发器置0后，无论RD变为1或仍为0，只要SD保持高电平（SD ＝1），触发器保持0态。
也即无论原状态如何，只要SD保持高电平，RD端加负脉冲或低电平，都能使触发器置0，因而RD端称为置0端或复位端。
（3）RD=1，SD=0。
因SD=0，无论的状态如何，都有Q=1；所以，触发器被置为1态。
一旦触发器被置为1态之后，只要保持RD =1不变，即使SD由0跳变为1，触发器仍保持1态。
SD端称为置1端或置位端。
（4）RD=0，SD=0。
数字电路(第四章触发器)
同步式触发器——电平触发方式，一般高电平触发； 维持阻塞触发器——边沿触发方式，一般上升沿触发；
边沿触发器——边沿触发方式，一般下降沿触发；
主从触发器——主从触发方式。
14
时钟输入CP： 时钟脉冲输入端，通常输入周期性时钟脉冲。
数据输入端：
又叫控制输入端。四种触发器：SR—S，R；D—D； JK—J，K；T—T。 初态Qn: 可称现态，某个时钟脉冲作用前触发器状态。
38
主从式JK触发器
Q
&1
Q
&2 &4
R'
从触发器
&3
S' Q'
Q'
&5 &7
J
&6
1
CP
主触发器
&8
K
CP
39
主、从触发器都是电平触发的同步式触发器 主从触发器在一个时间脉冲（CP）作用下，工作 过程分两个阶段（双拍工作方式）。
1）CP=1，主触发器接收控制信号J、K，状态反映 在 Q' 和 Q' 上， CP = 0 从触发器被封锁，保持原来状态。 2）在CP下降沿（负跳变时刻），从触发器向主触发器看齐。 负跳变时，主触发器被封锁，保持原状态不变。此时，从 触发器封锁被解除取与主触发器一致的状态。
次态Qn+1:某个时钟作用后触发器的状态。（新状态）
15
描述时钟触发器逻辑功能时，采用四种方式：
功能真值表：（表格形式） 在一定控制输入下，在时钟脉冲作用前后，初态向次态转 化的规律（状态转换真值表） 激励表：（表格形式）
在时钟脉冲作用下，实现一定的状态转换（Qn—Qn+1），应 有怎样的控制输入条件。
4_触发器的状态转换图
同步RS触发器功能表 同步RS触发器功能表
CLK 1 1 1 1 0 R 0 0 1 1 × S 0 1 0 1 × Qn+1 结论 Qn 维持 1 0 ∅ Qn 置1 置0 不定 关闭
触发器有两个状态， 触发器有两个状态，为1态和0态， 态和0 在两个圆圈内以1 表示之。 在两个圆圈内以1和0表示之。 两状态间用带箭头的弧线连接， 两状态间用带箭头的弧线连接， 箭头指向触发器的次态( 箭头指向触发器的次态 (n+1 态 ) ， 箭尾为触发器的现态( 箭尾为触发器的现态(n态)。 弧线旁边标出了状态转换的条件
Qn+1=S+RQn RS=0 约束条件
S=0 R=1 S=0 R=×
1Hale Waihona Puke 0继续触发器的状态转换图
转换状态条件的标 注:R=0,S=1(0→1)
一、RS 触发器的状态转换图 1、同步 触发器的功能表 、同步RS触发器的功能表 2、同步 触发器的特征方程 、同步RS触发器的特征方程 3、同步 触发器的状态转 、同步RS触发器的状态转 换图
JK触发器功能表 JK触发器功能表
J 0 0 1 1 K 0 1 0 1 Qn+1 Qn 0 1
Qn
Qn+1=JQn + KQn
标上表示从0 态转换为1 标上表示从 0 态转换为 1 态的条件。 由真值表知， 态的条件 。 由真值表知 ， 若触发器的初态为0，当 J=1 时 ， 不管 K为何值 ， 只 不管K为何值， CLK的触发边沿一到 的触发边沿一到， 要 CLK 的触发边沿一到 ， 均可令触发器置1 均可令触发器置1态。
与非门构成的RS触发器
号
1 1 不变
RD：置零或复位端（低电平置零） SD：置1或置位端（低电平置１） Q：触发器原端或1端
Q ：触发器非端或0端
触发器输出状态的变化取决于输入信号的电平值 的变化，将其称为电平触发触发器
与非门构成的基本 R—S触发器
? 状态转换真值表
根据真值表建立起输入信号 RD及SD、触发器的原
状态Qn （现态）与触发器的新状态 Qn+1 （次态）之
1
0
0
1
0
1
1
0
RD=SD=1，输出不变
1
1
RD=0，SD=1：Q =1，Q=0
RD=1，SD=0，Q =0，Q=1
RD=0，SD=0，Q =Q=1，不稳定
0
0
与非门构成的基本 R—S触发器
? 真值表
RD SD Q Q
பைடு நூலகம்
逻
01 10
01 10
辑 符
小圆圈表小示圆圈表示 低电平置低零电平置1
0 0 不定
与非门构成的基本 R—S触发器
RD，SD：输入 ；Q，Q ：输出 正常工作状态下，Q和 Q 应保持相反的状态
电路有两个稳定工作状态：
1. Q=1 Q =0 2. Q=0 Q =1
R-S触发器电路图
与非门构成的基本 R—S触发器
1
0
0
1
1
1
1
1
当RD=SD=1时， 输出不变
与非门构成的基本 R—S触发器
间的关系表
Q n+1
状态转换真值表
RD
SD
Qn
Qn+1
000Ф
001Ф
0100
RS触发器课件
所以所以
所以
触发信号是
触发信号是触发信号是
触发信号是低电平有效
低电平有效低电平有效
低电平有效。
。。
。
Q
Q
0
1
在
在在
在SD端加低电平触发信号
端加低电平触发信号端加低电平触发信号
端加低电平触发信号：
：：
：即
即即
即
0
1
1
0
RDSDSD=0
RD=1
Q=1
即触发器置
即触发器置即触发器置
即触发器置“
““
“1”，
，，
，SD是置
是置是置
是置“
““
“1”的信
的信的信
的信
号
号号
号
Q=0
注
注注
注：
：：
：Q=0反馈回来
。。
。功能表
功能表功能表
功能表
逻辑符号
逻辑符号逻辑符号
逻辑符号Q
Q
SDRDS
R
QQn Qn0 1
10
1* 1*
11
0 1
10
0 0
Qn+1 Qn+1RDSD1
1
触发器的触发翻转10
& A0
1
0
& B电路要改变状态必须加入触发信
电路要改变状态必须加入触发信电路要改变状态必须加入触发信
电路要改变状态必须加入触发信
号
号号
号，
，，
RS触发器
基本触发器的设计预备知识：RS触发器是一种基本的触发器一触发器1触发器的概念触发器：具有记忆功能的基本逻辑电路，能存储二进制信息（数字信息）。
触发器有二个基本特性：（ 1 ）有两个稳态，可分别表示二进制数码 0 和 1 ，无外触发时可维持稳态；触发器的两个稳定状态①Q=1，通常将Q端作为触发器的状态。
若Q端处于高电平，就说触发器是1状态；②Q=0，Q端处于低电平，就说触发器是0状态；Q端称为触发器的原端或1端，端称为触发器的非端或0端。
（ 2 ）外触发下，两个稳态可相互转换（称翻转），已转换的稳定状态可长期保持下来，这就使得触发器能够记忆二进制信息，常用作二进制存储单元。
（3 ）触发器的分类：根据逻辑功能不同：RS触发器、D触发器、JK触发器、T触发器和触发器等。
触发方式不同：电平触发器、边沿触发器和主从触发器等。
电路结构不同：基本RS触发器，同步触发器、维持阻塞触发器、主从触发器和边沿触发器。
二、RS触发器的知识1 基本RS触发器原理图2-1是由两个“与非”门构成的基本R-S触发器。
RD、SD是两个输入端，Q及Qn是两个输出端。
图2-1 RS触发器2 稳定状态正常工作时，触发器的Q 和Qn 应保持相反，因而触发器具有两个稳定状态：① Q=1，Qn=0。
通常将Q 端作为触发器的状态。
若Q 端处于高电平，就说触发器是1状态； ② Q=0，Qn=1。
Q 端处于低电平，就说触发器是0状态；Q 端称为触发器的原端或1端，Qn 端称为触发器的非端或0端。
3 真值表R-S 触发器的逻辑功能，可以用输入、输出之间的逻辑关系构成一个真值表(或叫功能表)来描述。
① 当RD=0，SD=1时，不论触发器的初始状态如何，Qn 为1,由于“与非”门2的输入全是1，Q 端应为0。
称触发器为状态，R D 为置0端② 当RD =1，SD =0时，不论触发器的初始状态如何，Q 为1,从而使Qn 为0。
称触发器为1状态，SD 置1端。
基本RS触发器
4. 应用
二、主从触发器
每一个CP下降沿，都会使Q的状态变化，Q4Q3Q2Q1代表四 位二进制数，故称该电路为四位二进制计数器。
CP信号频率每经过一个触发器频率减半， Q4输出信号的 频率是输入脉冲的十六分之一，这种频率之间的关系称为“分
频”。Q1是CP信号的二分频，Q4是CP信号的十六分频。
（三）主从JK触发器 1. 逻辑符号
RS
Qn+1
00
Qn
01
1
10
0
11
X
3. 特征方程
Qn1
S
RQn
SR 0
一、基本RS触发器
CP=1： S=0，R=0：Qn+1=Qn S=1，R=0：Qn+1=1 S=0，R=1：Qn+1=0 S=1，R=1：Qn+1= X
约束条件：输入不能同时为1。
4. 同步RS触发器波形图分析
一、基本RS触发器
&
G2
&
CP=1：
1
1
R
S
S=0，R=0：Qn+1=Qn G4
S=1，R=0：Qn+1=1
&
G3
&
1R C1 1S
S=0，R=1：Qn+1=0 R
R CP S S
S=1，R=1：Qn+1=输X入端R、S通过CP非门作
符号：
用于基本RS触发器。 动作特点：P190－191
（三）同步RS触发器 2. 特征表
输入信号：J、K 时钟输入：CP 异步置0、置1：RD、SD
（不受CP限制，低有效） 输出信号：Q、Q
二、主从触发器
触发器(课件)
对应系数相等，则方程一定相等”的原则，求出转 换逻辑。 （4）画电路图
36
2. 转换实例
（1）JK触发器到D、T、T’和RS触发器的转换、
JK触发器
Q n 1
n
JQ
KQn
：D触发器：
Q n 1
D
n
D(Q
Qn
)
n
DQ
DQ n
CP 后，“从” 0
CP 后，“从” Qn
22
3. 特性表
表4.4.2 主从JK触发器的特性表
时钟 输入 CP J K
输出 Q n Q n1
0
0
0
0 保持
0011
1
0
0
1 置1
1011
0
1
0
0 置0
0110
1
1
0
1 翻转
1110
23
例4.4.2已知主从JK触发器输入端的电压波 形如图4.4.4所示，试画出端对应的电压波 形。假定触发器的初始状态为0 。
1
1
1
输入
SR
00 10 01 11
输出
Q n1 功能 1* 不允许 1 置1 0 置0 Q n 保持 Q n 保持 1 置1 0 置0 1* 不允许
9
例4.3.1 画出同步RS触发器输出端波形。已知同 步RS触发器的输入信号波形如图4.3.2所示，设 触发器的初始状态为0，试画出输出端波形图。
从触发器
图4.4.1 主从RS触发器的逻辑图及逻辑符号
17
2. 工作原理
（1）CP=1时，主触发器按S、R翻转，从触发器保持 （2）CP下降沿到达时，主触发器保持，从触发器根 据主触发器的状态翻转 所以，每个CP周期触发器最多可能翻转一次
钟控RS触发器电路结构、逻辑状态表、逻辑符号、触发习惯
钟控RS触发器电路结构、逻辑状态表、逻辑符号、触发方式钟控R-S触发器的逻辑图如图所示。
上面两个与非门G1、G2构成基本R-S触发器；下面的两个与非门G3、G4组成控制电路，通常称为控制门，以控制触发器状态的翻转时刻。
R和S为控制端（输入端），CP为时钟脉冲输入端，RD为直接复位端或直接置0端，SD为直接置位端或置1端，它们不受时钟脉冲CP的控制，一般用在工作之初预先使触发器处于某一给定状态，在工作过程中不用它们。
由图可见，当CP端处于低电平时，即CP=0，将G3、G4门封锁。
这时不论R和S端输入何种信号，G3、G4门输出均为1，基本R-S触发器的状态不变。
当CP端处于高电平时，即CP=1，G3、G4门打开，输入信号通过G3、G4门的输出去触发基本R-S触发器。
下面分析CP=1期间触发器的工作情况：R=0 ，S=1，G3门输出低电平0，从而使G1门输出高电平1，即Q=1；R=1，S=0，这时将使触发器置0；当R=S=0时，G3、G4门的输出全都为1，触发器的状态不变。
但当R=S=1，G3、G4门的输出均为0，违背了基本R-S触发器的输入条件，应禁止。
因此，对钟控R-S触发器来说，R端和S端不允许同时为1。
（2）逻辑状态表根据上述分析得到钟控R-S触发器CP=1时的逻辑状态表如下所示。
Qn表示在CP作用前触发器的状态，称为现态；Qn+1表示在CP 作用后触发器的状态，称为次态。
（3）逻辑符号注意：SD 、RD是直接置１端、直接置0端，与时钟脉冲无关，正常使用时，SD RD 接高电平。
（4）触发方式钟控R-S触发器在CP=0时，无论R和S如何变化，触发器输出端状态都不变。
而在CP=1期间，触发器才能接受输入信号以引起输出状态的变化，这种触发器称作电平触发器，数字集成电路手册及外文资料中常称为锁存器。
在CP=1期间，若钟控R-S触发器的输入发生多次变化则会引起触发器状态的多次翻转。
这种在同一CP脉冲下引起触发器两次或多次翻转的现象称为空翻。
图5—3 基本RS触发器的波形图
（3）钟控触发器一般都有一个清零复位端， 让主持人控制这个复位端，就可以满足这个 抢答器的要求了。 ❖ 3、阅读抢答器电路图 四人抢答电路如图5—13所示。
34
图5—13 四人抢答器电路
35
电路中的核心元件是74LS175集成电路，外形 及管脚排列如图5—14所示。它是一个将4个D 触发器集成在一起的芯片。
32
❖ 2、关于抢答电路的分析 （1）这个抢答器有4个抢答按钮（信号的输入）
和4个表示选手位置的LED灯（信号的输出）， 并且按动按钮后，相应的LED灯可以点亮。 （2）在进行抢答时，可能会有好几个选手同时 按动按钮，这时就要求在某选手最先按下抢 答按钮后，抢答器不光要及时点亮相应的 LED灯，同时它还要能屏蔽随后其他选手的 输出信号（LED灯不亮），而且点亮的灯要 能一直保持住。
两个门电路的输出端就是触发器的输出端如上图中与非门组成的基本rs触发器的基本结构图3基本rs触发器的基本功能和特点触发器的显著特点就是具有记忆保存功能其当前的输出状态不仅和输入信号的状态有关而且还和该触发器在上一时刻的状态即原态相关
第五单元 时序逻辑电路
课题一 制作四人抢答电路 课题二 计数电路的制作
（2）有一个系统清除和抢答控制开关，该开关由主持 人控制。
（3）抢答器具有显示功能。设有4个LED灯，即选手 按动按钮，抢答器通过LED灯显示相应选手的位置。
（4）抢答器具有锁存功能。只有最先抢答选手的LED 灯可以点亮，随后按动抢答按钮的选手的LED灯不 得点亮。
（5）最先抢答选手的亮灯能一直保持到主持人用按钮 关闭为止。
64
一、 熟悉计数器的基本特点 1、常用计数器的种类和特点
图5—26 JK触发器构成 的四位二进制异步计数器
“或非”门构成的基本RS触发器工作原理
“或非”门构成的基本RS 触发器工作原理
基本RS 触发器也可由两个或非门的输入端与输出端交叉连接而成。
电路结构如图8.5（a ）所示，图8.5（b ）是逻辑符号。
或非门构成的基本RS 触发器的功能表如表4-2所示，和与非门构成的基本RS 触发器相似，但输入信号为高电平有效。
图8.5 或非门构成的基本RS 触发器 表8.2 或非门构成的基本RS 触发器的功能表
对或非门构成的基本RS 触发器，不允许出现1==S R ，否则回出现混乱，无法确定输出状态。
在实际中，触发器输入信号的变化是需要一定时间的延迟才能引起触发器状态变化，这是使用中应考虑的实际问题。
但在以后画波形时，如无特殊说明均不考虑门电路的传输延迟时间。
Q
G 1 G 2
Q
S
R
（a ）电
路结构
（b ）逻辑符号
Q
Q。
基本RS触发器
状态不定，使用过程中应避免此种情况发生。 通常称 为置“ R 0”端. S 1”端， 为置“ 基本RS触发器也可以用两个“或非门” 组成，此时为高电平触发有效。
S
0 1 1 0
R
1 0 1 0
Q
1 0 Qn φ
Q
0 1 Qn φ
例、基本RS触发器R、S波形如下，触发器初态为0。
画出输出端Q和Q的波形。
注意:74LS112和74LS74转换为其它功能的触发器,触发特性并不改变!
实验内容:
1、测试基本RS触发器的逻辑功能 按图用两个与非门组成基本R S触发器 输入端接单次脉冲源(负脉冲) ， 输出端接逻辑电平显示器，按表3 －7 要求测试，记录数据。
输 Q
出 Q
实验内容:
2、双JK触发器74LS112逻辑功能实验
3、双D触发器 ７４ＬＳ74
上升沿触发的边沿触发器，引脚 功能及逻辑符号如右图。 D触发器的状态方程为 Q n+1=D n 右图为双D 74LS74的引脚排列及 逻辑符号。 单端输入，其输出状态的更新 发生在CP脉冲的上升沿，故称为 上升沿触发的边沿触发器，触发 器的状态只取决于时钟到来前D 端的状态， RD是置0端，SD是置1端， 低电平有效。功能如右表。 D触发器的应用很广，可用作 数字信号的寄存，移位寄存，分频 和波形发生等。 D触发器品种很多,可按需要选择 如双D 74LS74、四D 74LS175、 八D 74LS174等。
输入端J K接逻辑电平开关,SD RD接单次脉冲 源(负脉冲) ，CP接单次脉冲源(正脉冲) ， 输出端接逻辑电平显示器，
(1)测试JK触发器的逻辑功能 按表3－8要求改变J、K、CP端状态， 观察Q、Q状态变化，观察触发器状态 更新是否发生在CP脉冲的下降沿（即 CP由1→0），记录之。 (2)将JK触发器的J、K端连在一起， 构成T触发器, 测试功能。 (3) 按图3-5接线(J、K端都接”1”), 构成T’触发器 在CP端输入数HZ的连续脉冲，用 双踪示波器观察CP、Q 、 Q端波形， 注意相位关系及触发沿，描绘之。
1_触发器的电路结构与工作原理(RS触发器)
一、基本RS 触 发 器 1.基本RS触发器的工作原理. Qn — 前一时刻的状态
0Q
11
SR
Q1
00
Qn+1— 后一时刻的状态
&
&
发为器的了逻能辑够功总能结，出应基该本把R引S若 在 端触起此 输 输时 入 入 RS 触 发 器 工 作 状 态 发 生 变R=化1 的所有可能性全都列出，然S=后0
从真值表中找出其规律。
置1端
1
S
0
0 置0端
R1
填Q写n 真R 值表S QnQ=n0+1;说R=明1
0 1 S=10 0 维
基本RS触发器的真值表就是
11 1 1持
使用这种分析方法进行填写。
00 1 0置
10 1 0 0
01 0 1
1
9 继续
RS 触 发 器 填写真值表Qn=1;R=1 S=0
设原来
一、基本RS 触 发 器 1.基本RS触发器的工作原理. Qn — 前一时刻的状态
1Q
1
SR
Q0
11
Qn+1— 后一时刻的状态
&
&
发为器的了逻能辑够功总能结，出应基该本把R若 在 端引S此 输 输触起时 入 入 RS 触 发 器 工 作 状 态 发 生 变R化=0 的所有可能性全都列出，然S=后0
能或存储功能。
称为维持。
1
6 本继页续完
RS 触 发 器
设原来
状态为0
一、基本RS 触 发 器 1.基本RS触发器的工作原理. Qn — 前一时刻的状态
0Q
0
SR
Q1
1
由与非门组成的基本RS触发器
由与非门组成的基本RS触发器1．电路结构电路组成：两个与非门输入和输出交叉耦合（反馈延时）。
如下图所示。
图1基本RS触发器规律电路和符号（1）信号输入端：RD置0端（复位端）；SD置1端（置位端）。
非号表示低电平有效，在规律符号中用小圆圈表示。
（2）输出端：Q和Q，在触发器处于稳定状态时，它们的输出状态相反。
2．规律功能（1）当RD=0,SD=1时，触发器置0。
输入端称为置0端，也称复位端，低电平有效。
（2）当RD=1,SD=0，触发器置1。
输入端称为置1端，也称置位端，低电平有效。
（3）当RD=1,SD=1时，触发器保持原状态比不变。
假如触发器原处于Q=0，Q=1的0状态，电路保持0状态不变；假如触发器原处于Q=1，Q=0的1状态，电路保持1状态不变。
（4）当RD=0,SD=0时，触发器状态不定，：输出Q=Q=1这既不是1状态，也不是0状态。
这会造成规律电路混乱。
在RD和SD同时由0变为1时，由于G1和G2电气性能（延迟时间）上的差异，其输出状态无法预知，可能是0状态，也可能是1状实际上，这种状况是不允许的。
因此，基本的RS触发器有约束条件：RD+RS=13．特性表现态：是指触发器输入信号(RD,SD端)变化前的状态，用Q n表示次态：是指触发器输入信号变化后的状态，用Q n+1表示特性表：触发器次态Q n+1与输入信号和电路原有状态（现态）之间关系的真值表。
表1 与非门组成的基本RS触发器的特性表RD,SDQnQn+1说明0 0 01××触发器状态不定1 0 1触发器置00 1 0111触发器置11 11 111触发器保持原状态不变。