加法器的基本原理实验报告

一、实验目的

1、了解加法器的基本原理。掌握组合逻辑电路在Quartus Ⅱ中的图形输入方法及文本输入方法。

2、学习和掌握半加器、全加器的工作和设计原理

3、熟悉EDA工具Quartus II和Modelsim的使用，能够熟练运用Vrilog HDL语言在Quartus II下进

行工程开发、调试和仿真。

4、掌握半加器设计方法

5、掌握全加器的工作原理和使用方法

二、实验内容

1、建立一个Project。

2、图形输入设计：要求用VHDL结构描述的方法设计一个半加器

3、进行编译，修改错误。

4、建立一个波形文件。（根据真值表）

5、对该VHDL程序进行功能仿真和时序仿真Simulation

三、实验步骤

1、启动QuartusⅡ

2、建立新工程NEW PROJECT

3、设定项目保存路径＼项目名称＼顶层实体名称

4、建立新文件Blok Diagram/Schematic File

5、保存文件FILE /SA VE

6、原理图设计输入

元件符号放置通过EDIT_>SYMBOL 插入元件或点击图标

元件复制

元件移动

元件转动

元件删除

管脚命名PIN_NAME

元件之间连线（直接连接，引线连接）

7、保存原理图

8 、编译：顶层文件设置，PROJECT_>Set as Top_Level

开始编译processing_>Start Compilation

编译有两种：全编译包括分析与综合（Analysis&Synthesis）、适配(Fitter)、编程（assembler）时序分析（Classical Timing Analysis）4个环节，而这4个环节各自对应相应菜单命令，可单独发布执行也可以分步执行

9 、逻辑符号生成FILE\Creat/_update_>create Symbol File forCurrent File

10、仿真

建立仿真wenjian

添加需要的输入输出管脚

设置仿真时间

设置栅格的大小

设置输入信号的波形

保存文件，仿真

功能仿真：主要检查逻辑功能是否正确，功能仿真方法如下：

1TOOL/SIMULATOR TOOL,在SIMULATOR MODE下选择Functional,在SIMULATION INPUT栏中指定波形激励文件，单击Gencrator Functional Simulator Netist,生成功能仿真网表文件。

四、实验现象

任务1 :逻辑符号生成

任务2：采用基本逻辑门电路设计，异或设计半加器

任务3、全加器设计逻辑符号：

原理图：

结果：

任务4、用半加器，设计全加器

五、实验体会

通过这次实验，初步熟悉了VHDL语言的原理图设计输入。